JPH05234395A - 冗長アドレス一致検出回路 - Google Patents
冗長アドレス一致検出回路Info
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- JPH05234395A JPH05234395A JP4039194A JP3919492A JPH05234395A JP H05234395 A JPH05234395 A JP H05234395A JP 4039194 A JP4039194 A JP 4039194A JP 3919492 A JP3919492 A JP 3919492A JP H05234395 A JPH05234395 A JP H05234395A
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Abstract
(57)【要約】
【目的】多段のゲート回路を使用することなくアドレス
一致を検出でき、動作速度を高める上での障害をなくし
た冗長アドレス一致検出回路の実現にある。 【構成】２進化ｎビットの外部アドレス信号を１０進数
に変換すると共に、その変換値に従って０番目から２n
−１番目までの２n 本のデコード信号線のひとつを選択
し、且つ、該選択デコード信号線を介して所定の論理信
号を出力する第１の手段と、該デコード信号線の各々と
所定の共通点との間に介在する２n 個のスイッチ素子
と、２進化ｎビットの冗長アドレス信号を１０進数に変
換すると共に、その変換値に従って０番目から２n −１
番目までの２n 本の制御信号線のひとつを選択し、且
つ、該選択制御信号線を介して前記スイッチ素子に所定
論理のオン信号を出力する第２の手段と、を備えること
を特徴とする。
一致を検出でき、動作速度を高める上での障害をなくし
た冗長アドレス一致検出回路の実現にある。 【構成】２進化ｎビットの外部アドレス信号を１０進数
に変換すると共に、その変換値に従って０番目から２n
−１番目までの２n 本のデコード信号線のひとつを選択
し、且つ、該選択デコード信号線を介して所定の論理信
号を出力する第１の手段と、該デコード信号線の各々と
所定の共通点との間に介在する２n 個のスイッチ素子
と、２進化ｎビットの冗長アドレス信号を１０進数に変
換すると共に、その変換値に従って０番目から２n −１
番目までの２n 本の制御信号線のひとつを選択し、且
つ、該選択制御信号線を介して前記スイッチ素子に所定
論理のオン信号を出力する第２の手段と、を備えること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、冗長アドレス一致検出
回路、詳細には、冗長回路技術を採用するメモリ装置に
適用する冗長アドレス一致検出回路に関する。
回路、詳細には、冗長回路技術を採用するメモリ装置に
適用する冗長アドレス一致検出回路に関する。
【０００２】
【従来の技術】一般に、メモリが大容量化していくにつ
れて、不良ビットを１ビットも含まないメモリアレイを
製造することが急速に困難になってくる。特に、新規の
製造技術を用いて開発されるメモリの場合、初期の試作
時の欠陥レベルが高く、歩留りがきわめて悪い。
れて、不良ビットを１ビットも含まないメモリアレイを
製造することが急速に困難になってくる。特に、新規の
製造技術を用いて開発されるメモリの場合、初期の試作
時の欠陥レベルが高く、歩留りがきわめて悪い。
【０００３】そこで、メモリセルアレイに冗長な列や行
を加えて、不良のセルや行、列を置換する冗長回路技術
が用いられる。この技術では、正規のアレイ中に不良ビ
ットがあった場合、その不良ビットを含む行（あるいは
列）に対応する外部アドレス信号に対して、選択動作を
行うように冗長デコータ（スペアデコータともいう）を
プログラミングする。これにより、不良ビットを含むア
ドレスが入力されると、冗長デコータが選択され、同時
に正規の行（あるいは列）デコータに対して選択禁止信
号が出される。従って、正規の行（あるいは列）に代え
て、冗長行（あるいは冗長列）を選択することができ
る。
を加えて、不良のセルや行、列を置換する冗長回路技術
が用いられる。この技術では、正規のアレイ中に不良ビ
ットがあった場合、その不良ビットを含む行（あるいは
列）に対応する外部アドレス信号に対して、選択動作を
行うように冗長デコータ（スペアデコータともいう）を
プログラミングする。これにより、不良ビットを含むア
ドレスが入力されると、冗長デコータが選択され、同時
に正規の行（あるいは列）デコータに対して選択禁止信
号が出される。従って、正規の行（あるいは列）に代え
て、冗長行（あるいは冗長列）を選択することができ
る。
【０００４】図７は、冗長回路技術を採用したメモリ装
置の要部ブロック図である。１は外部アドレスＡ0 〜Ａ
8 を取り込むバッファ、２は外部アドレスＡ0 〜Ａ8 を
３ビットごとにデコードするプリデコーダ、３はプリデ
コーダの出力をデコードして例えば行を特定する行デコ
ーダ、４は行ドライバ、５は正規のメモリアレイであ
る。一方、６は冗長アドレスをヒューズ溶断によってプ
ログラムするアドレスプログラム部、７は冗長アドレス
Ｆ0 〜Ｆ8 と外部アドレスＡ0 〜Ａ8 との一致を検出す
る検出回路（あるいは冗長デコーダともいう）、８は冗
長ドライバ、９は冗長行である。
置の要部ブロック図である。１は外部アドレスＡ0 〜Ａ
8 を取り込むバッファ、２は外部アドレスＡ0 〜Ａ8 を
３ビットごとにデコードするプリデコーダ、３はプリデ
コーダの出力をデコードして例えば行を特定する行デコ
ーダ、４は行ドライバ、５は正規のメモリアレイであ
る。一方、６は冗長アドレスをヒューズ溶断によってプ
ログラムするアドレスプログラム部、７は冗長アドレス
Ｆ0 〜Ｆ8 と外部アドレスＡ0 〜Ａ8 との一致を検出す
る検出回路（あるいは冗長デコーダともいう）、８は冗
長ドライバ、９は冗長行である。
【０００５】図８は、検出回路７の従来例である。アド
レスビット数（ここでは９ビット）と同数のイクスクル
ーシブオアゲート（以下、ＥＯＲゲート）１０〜１８を
備え、それぞれのＥＯＲゲートで、外部アドレス信号の
各ビットと冗長アドレスの各ビット（但し、インバータ
ゲート１９〜２７によって論理反転されたもの）の一致
を取る。全てのＥＯＲゲートの出力は、ノアゲート２８
〜３０を介してナンドゲート３１に集められ、このナン
ドゲート３１の出力論理がインバータゲート３２を介し
て反転出力される。
レスビット数（ここでは９ビット）と同数のイクスクル
ーシブオアゲート（以下、ＥＯＲゲート）１０〜１８を
備え、それぞれのＥＯＲゲートで、外部アドレス信号の
各ビットと冗長アドレスの各ビット（但し、インバータ
ゲート１９〜２７によって論理反転されたもの）の一致
を取る。全てのＥＯＲゲートの出力は、ノアゲート２８
〜３０を介してナンドゲート３１に集められ、このナン
ドゲート３１の出力論理がインバータゲート３２を介し
て反転出力される。
【０００６】例えば、Ａ0 とＦ0 がＨ論理であれば、Ｅ
ＯＲゲート１０の入力がそれぞれ「Ｈ」「Ｌ」となり、
このＥＯＲゲート１０からは「Ｈ」が出力され、インバ
ータゲート３２の出力が「Ｌ」となってアドレス一致が
検出される。
ＯＲゲート１０の入力がそれぞれ「Ｈ」「Ｌ」となり、
このＥＯＲゲート１０からは「Ｈ」が出力され、インバ
ータゲート３２の出力が「Ｌ」となってアドレス一致が
検出される。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の冗長アドレス一致検出回路にあっては、ＥＯＲゲ
ート、ノアゲート及びナンドゲートからなる多段のゲー
ト回路によってアドレス一致を検出する構成となってい
たため、ゲート遅延を無視することができず、動作速度
を高める上での障害となっていた。 ［目的］そこで、本発明の目的は、多段のゲート回路を
使用することなくアドレス一致を検出でき、動作速度を
高める上での障害をなくした冗長アドレス一致検出回路
の実現にある。
従来の冗長アドレス一致検出回路にあっては、ＥＯＲゲ
ート、ノアゲート及びナンドゲートからなる多段のゲー
ト回路によってアドレス一致を検出する構成となってい
たため、ゲート遅延を無視することができず、動作速度
を高める上での障害となっていた。 ［目的］そこで、本発明の目的は、多段のゲート回路を
使用することなくアドレス一致を検出でき、動作速度を
高める上での障害をなくした冗長アドレス一致検出回路
の実現にある。
【０００８】
【課題を解決するための手段】上記目的はその原理図を
図１に示すように、２進化ｎビットの外部アドレス信号
を１０進数に変換すると共に、その変換値に従って０番
目から２n −１番目までの２n 本のデコード信号線のひ
とつを選択し、且つ、該選択デコード信号線を介して所
定の論理信号を出力する第１の手段と、該デコード信号
線の各々と所定の共通点との間に介在する２n 個のスイ
ッチ素子と、２進化ｎビットの冗長アドレス信号を１０
進数に変換すると共に、その変換値に従って０番目から
２n −１番目までの２n 本の制御信号線のひとつを選択
し、且つ、該選択制御信号線を介して前記スイッチ素子
に所定論理のオン信号を出力する第２の手段と、を備え
ることにより達成できる。
図１に示すように、２進化ｎビットの外部アドレス信号
を１０進数に変換すると共に、その変換値に従って０番
目から２n −１番目までの２n 本のデコード信号線のひ
とつを選択し、且つ、該選択デコード信号線を介して所
定の論理信号を出力する第１の手段と、該デコード信号
線の各々と所定の共通点との間に介在する２n 個のスイ
ッチ素子と、２進化ｎビットの冗長アドレス信号を１０
進数に変換すると共に、その変換値に従って０番目から
２n −１番目までの２n 本の制御信号線のひとつを選択
し、且つ、該選択制御信号線を介して前記スイッチ素子
に所定論理のオン信号を出力する第２の手段と、を備え
ることにより達成できる。
【０００９】
【作用】本発明では、多段のゲート回路に比べて遥かに
信号遅延の少ないスイッチ素子を使用し、このスイッチ
素子の択一的なオン／オフ動作によってアドレス一致が
検出される。
信号遅延の少ないスイッチ素子を使用し、このスイッチ
素子の択一的なオン／オフ動作によってアドレス一致が
検出される。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図６は本発明に係る冗長アドレス一致検出
回路を適用したメモリ装置の一実施例を示す図である。
まず、構成を説明する。図２において、４０はアドレス
バッファ、４１は外部アドレスプリデコーダ、４２は行
デコーダ、４３は行ドライバ、４４は正規のメモリアレ
イ、４５は冗長アドレスプログラム部、４６は冗長アド
レスプリデコーダ、４７は冗長アドレスデコーダ、４８
は冗長ドライバ、４９は冗長メモリである。
する。図２〜図６は本発明に係る冗長アドレス一致検出
回路を適用したメモリ装置の一実施例を示す図である。
まず、構成を説明する。図２において、４０はアドレス
バッファ、４１は外部アドレスプリデコーダ、４２は行
デコーダ、４３は行ドライバ、４４は正規のメモリアレ
イ、４５は冗長アドレスプログラム部、４６は冗長アド
レスプリデコーダ、４７は冗長アドレスデコーダ、４８
は冗長ドライバ、４９は冗長メモリである。
【００１１】アドレスバッファ４０を介して入力された
２進化ｎビット（ここではＡ0 からＡ8 までの９ビッ
ト）の外部アドレスは、外部アドレスプリデコーダ４１
によって３ビットづつのグループ、すなわちＡ0 からＡ
2 までの第１グループ、Ａ3 からＡ5 までの第２グルー
プ、及び、Ａ6 からＡ8 までの第３グループに分けら
れ、各グループごとにデコードされる。ここで、Ａ00〜
Ａ07は第１グループのデコード結果、Ａ10〜Ａ17は第２
グループのデコード結果、Ａ20〜Ａ27は第３グループの
デコード結果であり、何れのデコード結果も、３ビット
のデータで表すことのできる数（０(10)〜７(10)）に対
応した８つの信号で構成される。但し、添字の（１０）
は１０進数を表している。
２進化ｎビット（ここではＡ0 からＡ8 までの９ビッ
ト）の外部アドレスは、外部アドレスプリデコーダ４１
によって３ビットづつのグループ、すなわちＡ0 からＡ
2 までの第１グループ、Ａ3 からＡ5 までの第２グルー
プ、及び、Ａ6 からＡ8 までの第３グループに分けら
れ、各グループごとにデコードされる。ここで、Ａ00〜
Ａ07は第１グループのデコード結果、Ａ10〜Ａ17は第２
グループのデコード結果、Ａ20〜Ａ27は第３グループの
デコード結果であり、何れのデコード結果も、３ビット
のデータで表すことのできる数（０(10)〜７(10)）に対
応した８つの信号で構成される。但し、添字の（１０）
は１０進数を表している。
【００１２】これらのデコード結果を表す信号は、行デ
コーダ４２と冗長アドレスデコーダ４７に与えられ、通
常は、行デコーダ４２の選択動作を許容して行ドライバ
４３を介し、正規のメモリアレイ４４をアクセスする
が、冗長アドレスデコーダ４７で「アドレス一致」を検
出したときは、行デコーダ４２の選択動作を禁止すると
同時に、冗長ドライバ４８を介して冗長メモリ４９をア
クセスするようになっている。
コーダ４２と冗長アドレスデコーダ４７に与えられ、通
常は、行デコーダ４２の選択動作を許容して行ドライバ
４３を介し、正規のメモリアレイ４４をアクセスする
が、冗長アドレスデコーダ４７で「アドレス一致」を検
出したときは、行デコーダ４２の選択動作を禁止すると
同時に、冗長ドライバ４８を介して冗長メモリ４９をア
クセスするようになっている。
【００１３】図３は、外部アドレスプリデコーダ４１の
好ましい構成図である。この例では、第１グループ（Ａ
0 〜Ａ2 ）、第２グループ（Ａ3 〜Ａ5 ）、及び第３グ
ループ（Ａ6 〜Ａ8 ）のそれぞれに同一構成のデコード
部５０、５１、５２が備えられる。代表して、第１グル
ープのデコード部５０は、３ビットの相補アドレス信号
（Ａ0 、Ａ0X、Ａ1 、Ａ1X、Ａ2 、Ａ2X；添字のＸは反
転論理を表す）を選択的に入力する８個のナンドゲート
５０ａ〜５０ｈと、それぞれのナンドゲート５０ａ〜５
０ｈの出力を反転させて取り出す８個のインバータゲー
ト５０ｉ〜５０ｐとを備え、外部アドレス信号の３ビッ
ト分（Ａ0 、Ａ1 、Ａ2 ）のデコード結果に従って、８
つの信号（Ａ00、Ａ01、……、Ａ07）の１つを所定論理
（ここではＨ論理）に設定する。次表１は、アドレス信
号の内容とデコード結果の対応表である。
好ましい構成図である。この例では、第１グループ（Ａ
0 〜Ａ2 ）、第２グループ（Ａ3 〜Ａ5 ）、及び第３グ
ループ（Ａ6 〜Ａ8 ）のそれぞれに同一構成のデコード
部５０、５１、５２が備えられる。代表して、第１グル
ープのデコード部５０は、３ビットの相補アドレス信号
（Ａ0 、Ａ0X、Ａ1 、Ａ1X、Ａ2 、Ａ2X；添字のＸは反
転論理を表す）を選択的に入力する８個のナンドゲート
５０ａ〜５０ｈと、それぞれのナンドゲート５０ａ〜５
０ｈの出力を反転させて取り出す８個のインバータゲー
ト５０ｉ〜５０ｐとを備え、外部アドレス信号の３ビッ
ト分（Ａ0 、Ａ1 、Ａ2 ）のデコード結果に従って、８
つの信号（Ａ00、Ａ01、……、Ａ07）の１つを所定論理
（ここではＨ論理）に設定する。次表１は、アドレス信
号の内容とデコード結果の対応表である。
【００１４】 従って、外部アドレスプリデコーダ４１を構成するそれ
ぞれのデコード部５０、５１、５２は、何れも、２進化
ｎビット（ここではＡ0 〜Ａ2 、Ａ3 〜Ａ5 またはＡ6
〜Ａ8 の３ビット）の外部アドレス信号を１０進数に変
換すると共に、その変換値に従って０番目から２n −１
番目までの２n 本のデコード信号線、すなわちＡ00〜Ａ
07、Ａ10〜Ａ17またはＡ20〜Ａ27の８つの信号を伝達す
る信号線Ｌ00〜Ｌ07、Ｌ10〜Ｌ17またはＬ20〜Ｌ27のひ
とつを選択し、且つ、該選択デコード信号線を介して所
定の論理信号Ａ00〜Ａ07、Ａ10〜Ａ17またはＡ20〜Ａ27
（ここではＨ論理の信号）を出力する第１の手段として
の機能を有している。
ぞれのデコード部５０、５１、５２は、何れも、２進化
ｎビット（ここではＡ0 〜Ａ2 、Ａ3 〜Ａ5 またはＡ6
〜Ａ8 の３ビット）の外部アドレス信号を１０進数に変
換すると共に、その変換値に従って０番目から２n −１
番目までの２n 本のデコード信号線、すなわちＡ00〜Ａ
07、Ａ10〜Ａ17またはＡ20〜Ａ27の８つの信号を伝達す
る信号線Ｌ00〜Ｌ07、Ｌ10〜Ｌ17またはＬ20〜Ｌ27のひ
とつを選択し、且つ、該選択デコード信号線を介して所
定の論理信号Ａ00〜Ａ07、Ａ10〜Ａ17またはＡ20〜Ａ27
（ここではＨ論理の信号）を出力する第１の手段として
の機能を有している。
【００１５】図４は、冗長アドレスプログラム部４５の
好ましい構成図であり、ビット数分の９個のヒューズＰ
0 〜Ｐ8 と、同じくビット数分のアドレス生成部Ｃ0 〜
Ｃ8とを備え、各ヒューズの溶断／非溶断に応じた２進
化９ビットの冗長アドレス信号Ｆ0 、Ｆ0X、Ｆ1、
Ｆ1X、……、Ｆ8 、Ｆ8Xを生成する。すなわち、ヒュー
ズ非溶断時には、このヒューズを通して与えられる高電
位電源ＶCCによってＦi （ｉは０、１、……、８）がＨ
論理になり、同時にＮチャネルＭＯＳトランジスタＴN1
がオンしてＦiXがＬ論理になる。一方、ヒューズ溶断時
には、抵抗Ｒ1 を通して与えられる低電位電源（グラン
ド電位）によってＦi がＬ論理になり、同時にＰチャネ
ルＭＯＳトランジスタＴP1がオンしてＦiXがＨ論理にな
ると共に、このＨ論理によってＮチャネルＭＯＳトラン
ジスタＴN2がオンし、Ｆi 、ＦiXの論理状態がホールド
される。従って、９個のヒューズＰ0 〜Ｐ8 を選択的に
溶断することにより、不良ビットのアドレスや不良ビッ
トを含む行アドレス、または列アドレスを任意にプログ
ラムすることができる。
好ましい構成図であり、ビット数分の９個のヒューズＰ
0 〜Ｐ8 と、同じくビット数分のアドレス生成部Ｃ0 〜
Ｃ8とを備え、各ヒューズの溶断／非溶断に応じた２進
化９ビットの冗長アドレス信号Ｆ0 、Ｆ0X、Ｆ1、
Ｆ1X、……、Ｆ8 、Ｆ8Xを生成する。すなわち、ヒュー
ズ非溶断時には、このヒューズを通して与えられる高電
位電源ＶCCによってＦi （ｉは０、１、……、８）がＨ
論理になり、同時にＮチャネルＭＯＳトランジスタＴN1
がオンしてＦiXがＬ論理になる。一方、ヒューズ溶断時
には、抵抗Ｒ1 を通して与えられる低電位電源（グラン
ド電位）によってＦi がＬ論理になり、同時にＰチャネ
ルＭＯＳトランジスタＴP1がオンしてＦiXがＨ論理にな
ると共に、このＨ論理によってＮチャネルＭＯＳトラン
ジスタＴN2がオンし、Ｆi 、ＦiXの論理状態がホールド
される。従って、９個のヒューズＰ0 〜Ｐ8 を選択的に
溶断することにより、不良ビットのアドレスや不良ビッ
トを含む行アドレス、または列アドレスを任意にプログ
ラムすることができる。
【００１６】図５は、冗長アドレスプリデコーダ４６の
好ましい構成図である。なお、この構成例は、先に説明
した外部アドレスプリデコーダ４１と同一構成であり
（図３参照）、入出力信号のみが相違する。すなわち、
冗長アドレスプリデコーダ４６では、９ビットの冗長ア
ドレス信号「Ｆ0 〜Ｆ8 」をｎ（ｎ＝３）ビットづつグ
ループ分けして入力し、各グループごとのデコード結果
「Ｆ00〜Ｆ07、Ｆ10〜Ｆ 17及びＦ20〜Ｆ27」を、２n 本
の信号線「Ｍ00〜Ｍ07、Ｍ10〜Ｍ17及びＭ20〜Ｍ 27」を
介して出力する。
好ましい構成図である。なお、この構成例は、先に説明
した外部アドレスプリデコーダ４１と同一構成であり
（図３参照）、入出力信号のみが相違する。すなわち、
冗長アドレスプリデコーダ４６では、９ビットの冗長ア
ドレス信号「Ｆ0 〜Ｆ8 」をｎ（ｎ＝３）ビットづつグ
ループ分けして入力し、各グループごとのデコード結果
「Ｆ00〜Ｆ07、Ｆ10〜Ｆ 17及びＦ20〜Ｆ27」を、２n 本
の信号線「Ｍ00〜Ｍ07、Ｍ10〜Ｍ17及びＭ20〜Ｍ 27」を
介して出力する。
【００１７】従って、冗長アドレスプリデコーダ４６を
構成するそれぞれのデコード部５３、５４、５５は、何
れも、２進化ｎビット（ここではＦ0 〜Ｆ2 、Ｆ3 〜Ｆ
5 またはＦ6 〜Ｆ8 の３ビット）の冗長アドレス信号を
１０進数に変換すると共に、その変換値に従って０番目
から２n −１番目までの２n 本のデコード信号線、すな
わちＦ00〜Ｆ07、Ｆ10〜Ｆ17またはＦ20〜Ｆ27の８つの
信号を伝達する信号線Ｍ00〜Ｍ07、Ｍ10〜Ｍ17またはＭ
20〜Ｍ27のひとつを選択し、且つ、該選択制御信号線を
介して次に述べる冗長アドレスデコーダ４７に具備され
る「スイッチ素子」に所定論理（ここではＨ論理）のオ
ン信号、すなわちＦ00〜Ｆ07、Ｆ10〜Ｆ 17またはＦ20〜
Ｆ27を出力する第２の手段としての機能を有している。
構成するそれぞれのデコード部５３、５４、５５は、何
れも、２進化ｎビット（ここではＦ0 〜Ｆ2 、Ｆ3 〜Ｆ
5 またはＦ6 〜Ｆ8 の３ビット）の冗長アドレス信号を
１０進数に変換すると共に、その変換値に従って０番目
から２n −１番目までの２n 本のデコード信号線、すな
わちＦ00〜Ｆ07、Ｆ10〜Ｆ17またはＦ20〜Ｆ27の８つの
信号を伝達する信号線Ｍ00〜Ｍ07、Ｍ10〜Ｍ17またはＭ
20〜Ｍ27のひとつを選択し、且つ、該選択制御信号線を
介して次に述べる冗長アドレスデコーダ４７に具備され
る「スイッチ素子」に所定論理（ここではＨ論理）のオ
ン信号、すなわちＦ00〜Ｆ07、Ｆ10〜Ｆ 17またはＦ20〜
Ｆ27を出力する第２の手段としての機能を有している。
【００１８】図６は、冗長アドレスデコーダ４７の好ま
しい構成図である。冗長アドレスデコーダ４７は、同一
構成の３つのスイッチ回路５６〜５８と、ナンドゲート
５９及びインバータゲート６０を備え、それぞれのスイ
ッチ回路によって、Ａ00〜Ａ 07とＦ00〜Ｆ07、Ａ10〜Ａ
17とＦ10〜Ｆ17、及び、Ａ20〜Ａ27とＦ20〜Ｆ27の一致
を検出する。代表してスイッチ回路５６を説明すると、
５６ａ〜５６ｈは、信号Ａ00、Ａ01、……、Ａ07の伝達
経路中に挿入されたトランスファゲート（発明の要旨に
記載のスイッチ素子に相当）であり、これらのトランス
ファゲート５６ａ〜５６ｈは、信号Ｆ00、Ｆ01、……、
Ｆ07がＨ論理のときにオン状態となって信号Ａ00、
Ａ01、……、Ａ07の通過を許容する。例えば、Ｆ00がＨ
論理のときには、トランスファゲート５６ａがオンにな
り、このトランスファゲート５６ａを介して共通配線５
６ｉに信号Ａ00が現れる。
しい構成図である。冗長アドレスデコーダ４７は、同一
構成の３つのスイッチ回路５６〜５８と、ナンドゲート
５９及びインバータゲート６０を備え、それぞれのスイ
ッチ回路によって、Ａ00〜Ａ 07とＦ00〜Ｆ07、Ａ10〜Ａ
17とＦ10〜Ｆ17、及び、Ａ20〜Ａ27とＦ20〜Ｆ27の一致
を検出する。代表してスイッチ回路５６を説明すると、
５６ａ〜５６ｈは、信号Ａ00、Ａ01、……、Ａ07の伝達
経路中に挿入されたトランスファゲート（発明の要旨に
記載のスイッチ素子に相当）であり、これらのトランス
ファゲート５６ａ〜５６ｈは、信号Ｆ00、Ｆ01、……、
Ｆ07がＨ論理のときにオン状態となって信号Ａ00、
Ａ01、……、Ａ07の通過を許容する。例えば、Ｆ00がＨ
論理のときには、トランスファゲート５６ａがオンにな
り、このトランスファゲート５６ａを介して共通配線５
６ｉに信号Ａ00が現れる。
【００１９】ここで、外部アドレス信号のＡ0 、Ａ1 、
Ａ2 が［０００(2) ］であったとすると、前表１からＡ
00はＨ論理である。また、Ｆ00がＨ論理となる条件は同
様に、冗長アドレスのＦ0 、Ｆ1 、Ｆ2 が「００
０(2) 」のときである。従って、トランスファゲート５
６ａがオン（Ｆ00＝Ｈ）で、且つ、共通配線５６ｉ上に
Ｈ論理の信号Ａ00が現れたときには、外部アドレス信号
のＡ0 〜Ａ2 と、冗長アドレス信号のＦ0 〜Ｆ2 とがそ
れぞれ「０００(2) 」で等しいことが検出される。
Ａ2 が［０００(2) ］であったとすると、前表１からＡ
00はＨ論理である。また、Ｆ00がＨ論理となる条件は同
様に、冗長アドレスのＦ0 、Ｆ1 、Ｆ2 が「００
０(2) 」のときである。従って、トランスファゲート５
６ａがオン（Ｆ00＝Ｈ）で、且つ、共通配線５６ｉ上に
Ｈ論理の信号Ａ00が現れたときには、外部アドレス信号
のＡ0 〜Ａ2 と、冗長アドレス信号のＦ0 〜Ｆ2 とがそ
れぞれ「０００(2) 」で等しいことが検出される。
【００２０】なお、それぞれのスイッチ回路５６〜５８
にトランスファゲートを１個追加し、これらの追加トラ
ンスファゲート（例えば上段のスイッチ回路５６ではト
ランスファゲート５６ｉ）に、例えば信号Ａ00、Ａ10、
Ａ20を入力すると共に、オン／オフ制御信号として所定
のパッド信号Ｐａｄを与えるようにしてもよい。こうす
ると、Ｐａｄ＝Ｈ論理とするだけで、各段の共通配線上
に信号Ａ00、Ａ10、Ａ 20を現わすことができ、冗長セル
を簡単に検査できるようになる。また、ナンドゲート５
９の各入力とグランド間に、抵抗Ｒ1 及びＮチャネルＭ
ＯＳトランジスタＴ1 からなる電位補償回路を設けるの
が望ましい。それぞれの段のトランスファゲートが全て
オフとなったときのフローティングを防止することがで
き、ナンドゲート５９の論理出力を安定化することがで
きる。
にトランスファゲートを１個追加し、これらの追加トラ
ンスファゲート（例えば上段のスイッチ回路５６ではト
ランスファゲート５６ｉ）に、例えば信号Ａ00、Ａ10、
Ａ20を入力すると共に、オン／オフ制御信号として所定
のパッド信号Ｐａｄを与えるようにしてもよい。こうす
ると、Ｐａｄ＝Ｈ論理とするだけで、各段の共通配線上
に信号Ａ00、Ａ10、Ａ 20を現わすことができ、冗長セル
を簡単に検査できるようになる。また、ナンドゲート５
９の各入力とグランド間に、抵抗Ｒ1 及びＮチャネルＭ
ＯＳトランジスタＴ1 からなる電位補償回路を設けるの
が望ましい。それぞれの段のトランスファゲートが全て
オフとなったときのフローティングを防止することがで
き、ナンドゲート５９の論理出力を安定化することがで
きる。
【００２１】以上のように、本実施例では、外部アドレ
スと冗長アドレスの一致を検出でき、不良ビットを含む
メモリの一部をスペアメモリ（冗長メモリ）で置換でき
るという従来効果に加え、冗長アドレスデコーダ４７の
信号遅延を大幅に減少できるという特有の効果が得られ
る。これは、冗長アドレスデコーダ４７をトランスファ
ゲートで構成したからで、かかるスイッチ素子の遅延時
間は、従来例の多段ゲートの遅延時間に比べて遥かに少
ないからである。
スと冗長アドレスの一致を検出でき、不良ビットを含む
メモリの一部をスペアメモリ（冗長メモリ）で置換でき
るという従来効果に加え、冗長アドレスデコーダ４７の
信号遅延を大幅に減少できるという特有の効果が得られ
る。これは、冗長アドレスデコーダ４７をトランスファ
ゲートで構成したからで、かかるスイッチ素子の遅延時
間は、従来例の多段ゲートの遅延時間に比べて遥かに少
ないからである。
【００２２】なお、実施例では、外部アドレスと冗長ア
ドレスを９ビットとし、これらを３ビットづつに分けて
一致を検出しているが、これらのビット数や分割数に限
定されるものではない。要は、２進化ｎビットの外部ア
ドレスと冗長アドレスの一致を検出できればよい。
ドレスを９ビットとし、これらを３ビットづつに分けて
一致を検出しているが、これらのビット数や分割数に限
定されるものではない。要は、２進化ｎビットの外部ア
ドレスと冗長アドレスの一致を検出できればよい。
【００２３】
【発明の効果】本発明によれば、多段のゲート回路を使
用することなくアドレス一致を検出でき、動作速度を高
める上での障害をなくした冗長アドレス一致検出回路を
実現できる。
用することなくアドレス一致を検出でき、動作速度を高
める上での障害をなくした冗長アドレス一致検出回路を
実現できる。
【図１】本発明の原理図である。
【図２】一実施例を適用したメモリ装置の要部ブロック
図である。
図である。
【図３】一実施例の外部アドレスプリデコーダの構成図
である。
である。
【図４】一実施例の冗長アドレスプログラム部の構成図
である。
である。
【図５】一実施例の冗長アドレスプリデコーダの構成図
である。
である。
【図６】一実施例の冗長アドレスデコーダの構成図であ
る。
る。
【図７】従来のメモリ装置の要部ブロック図である。
【図８】従来のアドレス一致検出回路の構成図である。
４１：外部アドレスプリデコーダ（第１の手段） ４６：冗長アドレスプリデコーダ（第２の手段） ５６ａ〜５６ｈ：トランスファゲート（スイッチ素子）
Claims (1)
- 【請求項１】２進化ｎビットの外部アドレス信号を１０
進数に変換すると共に、 その変換値に従って０番目から２n −１番目までの２n
本のデコード信号線のひとつを選択し、 且つ、該選択デコード信号線を介して所定の論理信号を
出力する第１の手段と、 該デコード信号線の各々と所定の共通点との間に介在す
る２n 個のスイッチ素子と、 ２進化ｎビットの冗長アドレス信号を１０進数に変換す
ると共に、 その変換値に従って０番目から２n −１番目までの２n
本の制御信号線のひとつを選択し、 且つ、該選択制御信号線を介して前記スイッチ素子に所
定論理のオン信号を出力する第２の手段と、を備えたこ
とを特徴とする冗長アドレス一致検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039194A JPH05234395A (ja) | 1992-02-26 | 1992-02-26 | 冗長アドレス一致検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039194A JPH05234395A (ja) | 1992-02-26 | 1992-02-26 | 冗長アドレス一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234395A true JPH05234395A (ja) | 1993-09-10 |
Family
ID=12546314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039194A Withdrawn JPH05234395A (ja) | 1992-02-26 | 1992-02-26 | 冗長アドレス一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234395A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402377A (en) * | 1993-05-17 | 1995-03-28 | Hitachi, Ltd. | Semiconductor memory device having a controlled auxiliary decoder |
-
1992
- 1992-02-26 JP JP4039194A patent/JPH05234395A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5402377A (en) * | 1993-05-17 | 1995-03-28 | Hitachi, Ltd. | Semiconductor memory device having a controlled auxiliary decoder |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |