KR100311186B1 - 결함구제회로 - Google Patents

Abstract

본체메모리, 본체메모리를 액세스하는 제1의 셀선택신호를 발생하기 위한 본체 디코더, 예비메모리, 예비메모리를 액세스하는 제2의 셀선택신호를 발생하기 위한 예비디코더를 구비한 반도체메모리장치에 관한 것으로써, 예비메모리를 액세스하기 위한 시간이 본체메모리를 액세스하기 위한 시간에 비해서 실질적으로 길게되지 않게 하기 위해, 본체메모리셀어레이, 어드레스신호에서 중간신호를 생성하는 제1의 회로 및 그 중간신호에서 워드선의 1개 및 비트선중 적어도 1개를 선택적으로 구동하기 위한 제1의 셀선택신호를 생성하는 제2의 회로를 구비한 본체디코더, 각각 본체메모리셀어레이중에서 발견된 불량메모리셀 대신에 사용되는 여러개의 메모리셀을 구비한 예비메모리셀어레이, 본체디코더에서 중간신호를 받기위해 본체디코더에 접속된 예비디코더, 본체메모리셀어레이가 적어도 1개의 불량메모리셀을 포함하고 있는 것을 나타내어 셀불량신호를 생성하는데 기본이 되는 제1의 정보, 본체메모리셀어레이중의 적어도 1개의 불량메모리셀의 어드레스를 나타내어 불량셀어드레스신호를 생성하는데 기본이 되는 제2의 정보를 기억하기 위한 불휘발성메모리, 셀불량신호 및 불량셀어드레스신호에 응답해서 본체디코더의 제2의 회로에 공급될 제1의 제어신호, 예비디코더에 공급될 제2의 제어신호를 생성하기 위한 제어신호를 갖고 있다. 본체디코더는 불량어드레스신호에 의해 표시된 어드레스를 갖는 불량셀을 액세스하는 것이 제1의 제어신호에 의해 금지된다. 예비디코더는 제어회로로 부터의 제2의 제어신호의 제어하에서, 불휘발성메모리로 부터의 셀불량신호의 제어하에서 예비메모리셀어레이중의 메모리셀을 액세스하기 위한 제2의 셀선택신호를 중간신호에서 생성한다.

이러한 장치를 이용하는 것에 의해, 어드레스비교회로는 불필요하게 되고, 본체메모리를 액세스하는 경우에 비해서 예비메모리를 액세스하는 경우의 액세스시간은 거의 증가하지 않는다.

Description

결함구제회로

제1도는 종래의 반도체메모리장치의 1예를 도시한 도면.

제2도는 본 발명의 1실시예에 의한 반도체메모리장치를 도시한 도면.

제3도는 본 발명의 다른 실시예에 의한 반도체메모리장치를 도시한 도면.

제4도는 제2도에 도시한 메모리장치에 사용할 수 있는 제어회로의 다른 예를 도시한 도면.

제5도는 제2도에 도시한 메모리장치에 사용할 수 있는 제어회로의 다른 예를 도시한 도면.

제6도는 제2도에 도시한 메모리장치에 사용할 수 있는 제어회로의 1예를 도시한 도면.

제7도는 제2도에 도시한 메모리장치를 ECL회로로 구체화한 실시예를 도시한 도면.

제8도는 제7도에 도시한 메모리장치에 있어서의 본체디코더의 다른 구성예를 도시한 도면.

제9도는 제7도에 도시한 메모리장치에 있어서의 예비디코더의 다른 구성예를 도시한 도면.

제10도는 제3도에 도시한 메모리장치의 PROM 및 제어회로를 뺀 부분의 구체적인 예를 도시한 도면으로써 본체디코더 및 예비디코더는 저소비전력화가 도모되고 있다.

제11도는 본 발명의 다른 실시예에 의한 반도체메모리장치를 도시한 도면,

제12도는 제3도에 도시한 메모리장치의 수정형태를 도시한 도면,

제13도는 제12도에 도시한 메모리장치에 사용할 수 있는 PROM 및 제어회로의 1예를 도시한 도면,

제14도는 제3도에 도시한 메모리장치의 다른 수정형태를 도시한 도면,

제15도는 제14도에 도시한 메모리장치에 사용할 수 있는 PROM 및 제어회로의 1예를 도시한 도면.

본 발명은 본체메모리, 본체메모리를 액세스하는 제1의 셀선택신호를 발생하기 위한 본체디코더, 예비메모리, 예비메모리를 액세스하는 제2의 셀선택신호를 발생하기 위한 예비디코더를 구비하는 반도체메모리장치에 관한 것이다.

반도체메모리장치에 있어서의 결함을 구제하는 종래기술로써는 제1도에 도시한 것이 있다. 제1도에 있어서, MMCA는 본체메모리셀어레이, SMCA는 예비메모리셀어레이, P는 PROM이다.

PROM에는 불량셀의 어드레스(DA0~DA3)불량셀의 유무(ES)가 프로그램된다. 또, IB는 입력버퍼, PD0, PD1은 프리디코더, MD는 주디코더, AC는 어드레스 비교회로이다. 여기에서는 어드레스신호 A0~A3을 프리디코더 PD0, PD1 및 주디코더 MD에 의해 디코드해서 16개의 워드선 WO~W15중 어느 1개를 선택하는 경우를 나타내고 있다. 프리디코더 PD0, PD1은 각각 어드레스신호 A0,A1 및 A2,A3을 프리디코드하여 프리디코드신호 B0~B3 및 C0~C3을 출력한다. 주디코더 MD에 의해 이들 프리디코드신호를 또 디코드해서 워드선 W0~W15중 1개가 선택된다. 주디코더 MD는 NOR회로 N0~N15로 구성된다. 이 NOR회로는 프리디코드신호를 받는 2개의 입력단자와 제어단자 1개를 갖고있다. 제어단자에는 어드레스 비교회로 AC의 출력신호가 인가된다.

본체메모리셀어레이 MMCA에 불량셀이 없는 경우는 신호 ES가 "1"로 되도록 PROM을 프로그램한다. 이렇게 하는 것에 의해, 어드레스 비교회로 AC의 출력은 항상 "0"으로되고, 주디코더 MD는 활성화되어 본체메모리셀어레이 MMCA가 액세스된다. 이때, 워드선 WS는 "0"으로 되므로 예비메모리셀어레이 SMCA는 액세스되지 않는다.

한편, 본체메모리셀어레이 MMCA에 불량셀이 있는 경우, 예를들면, 워드선 WO에 접속되어 있는 메모리셀에 불량이 있는 경우를 고려한다. 이때는 신호 ES가 "0", 신호 DA0~DA3이 불량워드선의 어드레스를 표시하도록 이 예에서는 전부 "0"으로 되도록 PROM을 프로그램한다. 이렇게 하는 것에 의해, 어드레스신호가 A0~A3=(0,0,0,0)으로 된 경우는 어드레스비교회로 AC의 출력이 "1"로 되고, 주디코더 MD의 NOR회로는 전부 비활성화되고, 본체메모리셀어레이 MMCA는 액세스되지 않는다. 한편, 워드선 WS가 "1"로 되므로 본체메모리셀어레이 대신에 예비메모리셀어레이 SMCA가 액세스된다. 어드레스신호가 (0,0,0,0)이외인 경우는 어드레스비교회로 AC의 출력은 "0"으로 되고, 주디코더 MC가 활성화되고, 본체메모리셀어레이가 액세스된다. 즉, 불량셀을 표시하는 어드레스가 입력된 경우는 예비메모리셀어레이가 액세스되고, 그 이외의 경우는 본체메모리셀어레이가 액세스되어 불량셀을 갖는 메모리칩을 구제할 수 있다.

또, 반도체메모리장치를 위한 결함구제기술에 관한 문헌으로써는 전자통신학회지 1982년 9월호 pp.1000~1002에 기재된 논문을 들 수 있다.

상기 종래기술에서는 본체메모리셀어레이를 액세스하는 경우의 워드선까지의 논리단수는 3단인 것에 비해서 예비메모리셀어레이를 액세스하는 경우는 어드레스비교회로 AC를 통과하므로 4단으로 된다. 또, 어드레스비교회로 AC의 출력은 제2단째 디코더 모두에 접속되므로 어드레스비교회로의 부하가 매우 무거워 지연시간도 크다.

따라서, 예비메모리셀어레이를 액세스했을때의 액세스시간이 길기 때문에 불편하였다. 이 때문에 고속동작이 요구되는 분야에서는 종래의 결함구제기술을 성공적으로 적용할 수 없었다.

일본국 특허공개공보 평성5-234395호(1993년9월10일 공개)에는 트랜스퍼게이트를 사용해서 구성된 어드레스비교회로를 구비하는 메모리장치를 위한 결함구제회로가 개시되어 있다.

일본국 특허공개공보 평성3-228300호(1991년19월9일 공개)에는 치환어드레스 판정회로를 구비한 반도체메모리회로를 개시하고 있으며, 치환어드레스 판정회로는 내부어드레스신호와 논리를 위하지 않고 치환어드레스 판정회로 스스로 치환어드레스를 결정하는 것에 의해 외부어드레스신호에서 내부의 선택되는 어드레스신호까지의 신간을 고속화할 수 있다.

일본국 특허공개공보 소화63-302499호(1988년12월9일 공개, 1987년출원의 네덜란드국제특허출원 제8701085호에 해당)에는 용장디코더 및 용장메모리를 구비한 메모리장치가 개시되고, 용장디코더의 입력신호를 트랜스퍼게이트와 퓨즈에 의해 선택하고, 선택된 신호부분에 의해 용장메모리가 액세스된다.

본 발명의 목적은 예비메모리셀어레이를 액세스하기 위한 시간이 본체메모리셀어레이를 액세스하기 위한 시간에 비해서 실질적으로 길게 되지 않는 반도체메모리장치를 제공하는 것이다.

본 발명의 하나의 측면에 의하면, 반도체메모리장치는 본체메모리셀어레이, 어드레스신호에서 중간신호를 생성하는 제1의 회로 및 그 중간신호에서 워드선의 1개 및 비트선중 적어도 1개를 선택적으로 구동하기 위한 제1의 셀선택신호를 생성하는 제2의 회로를 구비하는 본체디코더, 각각 본체메모리셀어레이중에서 발견된 불량메모리셀 대신에 사용되는 여러개의 메모리셀을 구비하는 예비메모리셀어레이, 본체디코더에서 중간신호를 받기 위한 본체디코더에 접속된 예비디코더, 본체메모리셀어레이가 적어도 1개의 불량메모리셀을 포함하고 있는 것을 표시하여 불량신호를 생성하는데 기본이 되는 제1의 정보, 본체메모리셀어레이중의 적어도 1개의 불량 메모리셀의 어드레스를 표시하여 불량셀 어드레스신호를 생성하는데 기본이 되는 제2의 정보를 기억하기 위한 불휘발성메모리, 셀불량신호 및 불량셀 어드레스신호에 응답해서 본체디코더의 제2의 회로에 공급되어야할 제1의 제어신호와 예비디코더에 공급되어야할 제2의 제어신호를 생성하기 위한 제어회로를 갖고 있다. 본체 디코더는 불량셀 어드레스신호에 의해 표시된 어드레스를 갖는 불량셀을 액세스하는 것이 상기 제1의 제어신호에 의해 금지된다. 예비디코더는 제어회로로부터의 제2의 제어신호의 제어하에, 불휘발성메모리셀로 부터의 불량신호의 제어하에 예비메모리셀어레이중의 메모리셀을 액세스하기 위한 제2의 셀선택신호를 중간신호에서 생성한다.

본 발명의 다른 측면에 의하면, 반도체메모리장치는 본체메모리 셀어레이, 상기 본체메모리셀어레이의 불량셀 구제용의 예비메모리, 1개의 워드선 또는 적어도 1개의 비트선(예를들면 1쌍의 비트선)을 선택구동하는 본체디코더, 예비메모리를 선택구동하는 예비디코더를 갖고, 상기 본체디코더는 불량셀에 대응하는 워드선 또는 비트선을 비선택상태로 또는 불량셀에 대응하는 워드선을 포함하는 여러개의 워드선의 블럭을 또는 불량셀에 대응하는 비트선을 포함하는 여러개의 비트선의 블럭을 비선택상태로 고정하는 제1의 제어신호를 받기 위한 제어입력단자를 구비하고, 또 상기 예비디코더의 입력단자에 불량셀에 대응하는 디코드신호를 접속하는 스위치, 불량셀의 어드레스에 따라서 프로그램되는 불휘발성메모리, 상기 불휘발성메모리의 정보에 따라서 상기 제1의 제어신호와 상기 스위치를 제어하기 위한 제2의 제어신호를 발생하는 제어회로를 구비한다.

여기에서, 상기 스위치를 MOS트랜지스터로 구성하는 것이 적합하다.

이 경우에 상기 제어회로를 CMOS회로로 구성하는 것이 바람직하다. 이것에 의해 소비전력을 작게할 수 있다.

또, 스위치 제어회로를 상술한 바와 같이 구성한 경우에 본체디코더 및 예비디코더를 바이폴라트랜지스터와 MOS트랜지스터의 복합회로로 구성하면 고속성이 얻어지지만, 또 본체메모리셀어레이 및 예비메모리셀어레이의 메모리셀을 MOS트랜지스터로 구성하면 면적이 작아져 고집적성이 얻어지므로 바람직하다.

제어회로에 의해 불량셀을 포함하는 워드선 또는 비트선을 비선택상태로 고정하고, 예비디코더의 디코드입력단자에 프리디코드신호중 불량셀 어드레스에 대응하는 것을 스위치를 거쳐서 접속한다. 즉, 불량셀 어드레스에 대응하는 액세스버스를 본체디코더에서 예비디코더로 변경하는 것에 의해 불량셀을 구제한다. 이 때문에 어드레스비교회로는 불필요하게 되어 본체메모리셀어레이를 액세스하는 경우도 예비메모리셀어레이를 액세스하는 경우도 워드선 또는 비트선까지의 논리수단을 같게 할 수 있다. 예비메모리셀어레이를 액세스할때에는 프리디코드신호가 스위치회로를 통과하는 분만큼 지연시간이 증가하지만 논리회로1단분의 지연시간에 비하면 거의 무시할 수 있다. 따라서, 예비메모리셀어레이를 액세스하기 위한 시간은 본체메모리셀어레이를 액세스하기 위한 시간관 비교해서 거의 증가하지 않게 된다.

제2도는 본 발명의 제1의 실시예를 도시한 도면이다. MD-1은 주디코더, SD-1은 예비디코더, MMCA는 본체메모리셀어레이, SMCA는 예비메모리셀어레이, P-1은 PROM등의 불휘발성메모리, CNTL-1은 제어회로, IB는 입력버퍼, PD0-1, PD1-1은 프리디코더이다. 입력버퍼 IB, 프리디코더 PD0-1, PD1-1, 주디코더 MD-1은 본체디코더를 구성한다. 본 실시예에 있어서, 입력버퍼 IB 및 프리디코더 PD0-1, PD1-1의 구성은 종래기술과 같은 구성이다. 한편, 본체디코더 MD-1의 NOR회로 N0∼N15의 제어입력단자에는 제1의 멀티비트 제어신호의 개별의 비트 E0∼E15가 인가된다. 제1의 제어신호 E0∼E15는 PROM에 기억된 불량의 유무(ES) 및 불량셀 어드레스(DA0∼DA3)에 따라서 제어회로 CNTL-1에 의해 만들어진다.

예비디코더 SD-1은 주디코더와 동일한 NOR회로 NS(예비회로수단)와 스위치회로 SLA, SLB를 포함한다. NOR회로 NS의 입력단자에는 스위치회로 SLA, SLB에 의해 제1의 멀티비트 프리디코드신호 B0∼B3, C0∼C3중 불량셀 어드레스에 대응한 비트가 선택되어 접속된다. 스위치회로 SLA, SLB를 제어하는 제2의 멀티비트 제어신호 SA0∼SA3, SB0∼SB3도 또 불량의 유무(ES) 및 불량어드레스(DA0∼DA3)에 따라서 제어회로 CNTL-1에 의해 만들어진다. 스위치회로 SLA, SLB는 MOS스위치로 구성할 수 있다. 여기에서는 nMOS만으로 구성한 예를 나타내고 있지만 필요에 따라서 pMOS를 병렬로 접속해도 좋다. PROM P-1에는 종래기술과 마찬가지로 불량셀 어드레스(DA0∼DA3) 및 불량의 유무(ES)가 프로그램된다. 제어회로의 실시예에 대해서는 다음에 상세하게 기술한다. 제2도에 도시된 모든 부재는 단일의 실리콘과 같은 반도체기판에 형성된다.

이하, 본 회로의 동작을 본체메모리셀어레이 MMCA에 불량셀이 없는 경우와 있는 경우의 각각에 대해서 설명한다.

우선, 본체메모리셀어레이 MMCA에 불량셀이 없는 경우를 고려한다. 이 경우는 불량셀의 유무를 나타내는 셀불량신호 ES가 "1"로 되도록 PROM P-1을 프로그램한다. 제어회로 CNTL-1은 예를들면 제4도에 도시한 바와 같이 구성되어 있으므로,

E0∼E15 = "0"

SA0∼SA3 = "0"

SB0∼SB3 = "0"

으로 된다. 따라서, 주디코더 MD-1의 NOR회로 NO∼N15는 전부 활성상태로 되고, 예비디코더 SD-1의 NOR회로 NS는 비활성상태로 된다. 즉, 어드레스신호 A0∼A3에 따라서 본체메모리셀어레이 MMCA가 액세스되고, 예비메모리셀어레이 SMCA는 액세스되지 않는다.

다음에 본체메모리셀어레이 MMCA에 불량셀이 있었던 경우 예를들면 워드선 W0에 접속되어 있는 메모리셀에 불량이 있었던 경우(워드선 W0이 불량)를 고려한다. 이때에는 셀불량신호 ES를 "0"으로 불량셀 어드레스신호 DA0∼DA3이 불량워드선의 어드레스를 표시하도록 이 예에서는 전부 "0"으로 되도록 PROM P-1을 프로그램한다. 제어회로 CNTL-1은 제4도와 같이 구성되어 있으므로,

E0="1" E1∼E15="0"

SA0="1" SA1∼SA3="0"

SB0="1" SB1∼SB3="0"

으로 된다. 이것에 의해, 주디코더 MD-1의 NOR회로 NO은 항상 비활성상태로 되고, 워드선 WO은 저전위로 고정된다. 한편, NS에는 스위치회로 SLA, SLB를 거쳐서 제1의 멀티비트 프리디코드신호(멀티비트 중간신호)의 비트 BO, CO이 접속되어 있고, 워드선 WO을 지정하는 어드레스신호 "0000"이 입력되었을때에는 주디코더 MD-1내의 NOR회로 NO대신에 예비디코더 SD-1내의 NOR회로 NS의 출력이 고전위로 되고, 예비메모리셀어레이 SMCA가 액세스된다.

본 실시예에서는 제어회로 CNTL-1에 의해 불량셀을 포함하는 워드선을 저전위로 고정하고, 예비디코더 SD-1의 입력단자에 제1의 멀티비트 프리디코드신호중 불량셀 어드레스에 대응하는 비트를 MOS스위치 SLA, SLB를 통해서 접속한다. 즉, 불량셀 어드레스에 대응하는 액세스패스를 본체디코더에서 예비디코더로 변경하는 것에 의해 불량셀을 구제한다. 이 때문에 어드레스 비교회로는 불필요하게 되어 본체메모리셀어레이를 액세스하는 경우도 예비메모리셀어레이를 액세스하는 경우도 워드선까지의 논리단수는 동일한 3단으로 된다. 예비메모리셀어레이를 액세스할때에는 제1의 프리디코드신호가 예비디코더 SD-1의 스위치회로 SLA, SLB의 MOS트랜지스터를 통과하는 분만큼 지연시간이 증가하지만 논리회로 1단분의 지연시간에 비하면 대부분 무시할 수 있다. 따라서, 예비메모리셀어레이 MMCA를 액세스한 경우에도 지연시간은 거의 증가하지 않는다.

또, 대형계산기의 캐시메모리에 사용되거나 또는 슈퍼컴퓨터에 사용되는 초고속메모리와 같은 분야에서는 MOS스위치의 통과시간을 무시할 수 없는 경우가 있다. 이와 같은 경우에는 예비디코더 SD-1내의 NOR회로 NS를 주디코더 MD-1보다도 고속동작하도록 회로정수를 변경하면 좋다. 또는 주디코더 MD-1이 CMOS 또는 BiCMOS회로로 구성되어 있는 경우라면 NOR회로 NS를 ECL회로로 구성하는 것에 의해 예비메모리셀어레이 SMCA를 액세스한 경우의 액세스시간의 증가를 방지할 수 있다.

또, 여기에서는 워드선디코더로의 적용예를 나타냈지만, 마찬가지로 해서 비트선디코더에도 적용할 수 있는 것은 물론이다.

제3도는 본 발명의 제2의 실시예를 도시한 도면이다. 본 실시예에 있어서 예비디코더는 제2의 멀티비트 프리디코드신호를 발생하는 예비프리디코더 SPD0-2, SPD1-2 및 제2의 프리디코더를 받는 주디코더 SD-2를 구비한다.

SLA,SLB,SLC,SLD는 스위치회로, SA0,SA1,SB0,SB1,SC0,SC1,SD0,SD1은 스위치회로에 인가되는 제2의 멀티비트 제어신호이다.

본 실시예에 있어서 예를들면 워드선 WO에 접속되어 있는 메모리셀에 불량이 있었던 경우(워드선 WO이 불량)를 고려한다. 이때에는 셀불량신호 EX를 "0"으로 불량셀 어드레스신호 DA0∼DA3이 불량워드선의 어드레스를 표시하도록 이 예에서는 전부 "0"으로 되도록 PROM을 프로그램한다. 본 실시예에 대응하는 제어회로 CNTL-2는 예를들면 제6도에 도시한 바와 같이 구성하면 좋다. 이렇게 하는 것에 의해,

E0="1" E1∼E15="0"

SA0="1" SA1="0"

SB0="1" SB1="0"

SC0="1" SC1="0"

SD0="1" SD1="0"

으로 된다. 이것에 의해, 주디코더 MD-2의 NOR 회로 NO은 항상 비활성상태로 되고, 워드선 WO은 저전위로 고정된다. 한편, 예비프리디코더 SPD0-2의 OR회로 NSP0에는 스위치회로 SLA,SLB를 거쳐서 어드레스신호의 비트 A0,A1의 긍정신호가 접속되고, 예비프리디코더 SPD1-2의 OR회로 NSP1에는 스위치회로 SLC,SLD를 거쳐서 어드레스신호의 비트A2,A3의 긍정신호가 접속된다. 따라서, 워드선 W0을 지정하는 어드레스신호 "0000"이 입력되었을때에는 본체디코더내의 주디코더 MD-2의 논리게이트회로를 구성하는 NOR회로 NO∼N15내의 NOR회로 NO대신에 예비디코더내의 주디코더 SD-2의 NOR회로 NS의 출력이 고전위로 되고, 예비메모리셀어레이 SMCA가 액세스된다.

OR회로 NSP0,NSP1,NOR회로 NS는 예비회로수단을 구성한다.

본 실시예에 의하면 예비메모리셀어레이의 액세스시간을 제2도의 실시예보다도 작게할 수 있다. 이것은 다음의 이유 때문이다. 스위치회로 SLA의 지연시간은 이것을 구성하는 MOS트랜지스터의 온저항과 출력단자(0A)의 기생용량의 곱에 비례한다. 따라서, 스위치회로의 입력단자수, 즉, MOS트랜지스터의 수가 적을수록 출력단자의 기생용량이 작아지므로 지연시간은 작아진다. 제1도의 실시예에서는 스위치회로의 입력단자수는 4, 본 실시예에서는 2이므로, 본 실시예가 예비메모리셀어레이의 액세스시간을 작게할 수 있다. 이 때문에 초고속동작이 요구되는 분야에서는 본 실시예의 구성을 채용하는 것이 바람직하다.

제4도는 제2도의 실시예에 있어서의 PROM P-1 및 제어회로 CNTL-1을 도시한 도면이다. PROM P-1은 퓨즈 F0∼F3, FE와 저항 R0∼R3, RE로 구성된다. 저항의 다른쪽 끝은 저전위측에 접속되고, 그 저항값은 퓨즈의 저항값보다도 크게하고, 또 잡음이 크게 되지 않을 정도의 저항값으로 설정한다.

이것에 의해, 퓨즈가 접속되어 있는 상태에서의 PROM의 출력은 "1"로된다. 한편, 퓨즈가 절단되면 그 출력은 "0"으로 된다. DA0∼DA3은 불량셀의 멀티비트(여기에서는 4비트)의 어드레스신호이고, ES는 불량셀의 유무를 나타내는 신호이다.

제어회로 CNTL-1은 제4도에 도시한 바와 같이 PROM P-1로부터의 셀불량신호 ES 및 불량셀 어드레스신호 DA0∼DA3을 받고, 본체디코더내의 주디코더 MD-1에 공급되는 제1의 멀티비트 제어신호 E0∼E15와 예비디코더(예비디코더의 주디코더) SD-1에 공급되는 제2의 멀티비트 제어신호 SA0∼SA3, SB0∼SB3을 발생하도록 구성한다. 제1의 제어신호 E0∼E15는 불량워드선(제2도에서는 WO)으로 제1의 셀선택신호를 공급하는 본체디코더내의 주디코더 MD-1의 NOR회로(제2도에서는 N0)를 비활성상태로 하기 위한 신호이다. 제2의 제어신호 SA0∼SA3, SB0∼SB3은 제2도에 도시한 본체디코더에 있어서 프리디코더 PD0-1, PD1-1에서 주디코더 MD-1로 공급되는 제1의 멀티비트프리디코드신호(멀티비트 중간신호)의 불량워드선을 선택하기 위한 비트(제2도에서는 비트 BO과 C0)를 예비디코더 SD-1에 배치하도록 하기 위한 신호이다. 특히, 제어된 제어회로 CNTL-1은 CMOS회로로 구성하는 것이 바람직하다. PROM P-1로 부터의 불량셀 어드레스신호 DA0∼DA3, 셀불량신호 ES는 직류신호이므로 제어회로 CNTL-1을 구성하는 회로의 동작속도는 저속이라도 관계없다. 따라서, 본 회로를 CMOS회로로 구성하는 것에 의해서 제어회로 CNTL-1의 소비전력을 매우 작게할 수 있으며, 또한 점유면적을 매우 작게할 수 있다.

제5도는 제2도의 실시예에 사용할 수 있는 PROM P-1 및 제어회로 CNTN-1의 다른 예를 도시한 도면이다. 본 실시예는 제4도의 실시예의 회로부분 PC를 삭제하고, 제어회로 CNTL-1을 간력화한 예이다. 제4도의 실시예에서는 제어회로 CNTN-1의 회로부분 PC에 의해 제2의 제어신호 SA0∼SA3, SB0∼SB3을 발생하고 있었지만 본 실시예에서는 PC를 삭제하고, 이들 신호를 PROM P-1의 출력에 의해 직접 발생시킨다.

불량셀이 없는 경우는 퓨즈 F10∼F13, F20∼F23을 절단하지 않는다. 본 실시예의 퓨즈는 저전위측에 접속되어 있으므로 퓨즈가 접속되어 있는 상태에서 PROM의 출력은 저전위("0")로 된다. 따라서,

SA0∼SA3="0"

SB0∼SB3="0"

E0∼E15="0"

ES="1"

로 되어 주디코더 MD-1은 전부 활성상태로 되고, 예비디코더 SD-1은 비활성상태로 된다. 즉, 어드레스신호에 따라서 본체메모리셀어레이 MMCA가 액세스되고, 예비메모리셀어레이 SMCA는 액세스되지 않는다.

한편, 불량셀이 있었던 경우 예를 들면 워드선 W0에 접속되어 있는 메모리셀에 불량이 있었던 경우를 고려한다. 이때에는 퓨즈 F10,F20을 절단한다. 이것에 의해,

SA0="1" SA1∼SA3="0"

SB0="1" SB1∼SB3="0"

E0="1" E1∼E15="0"

ES="0"

으로 되어 워드선 W0은 비선택상태(저전위)로 고정되고, 워드선 WO대신에 예비메모리셀어레이의 워드선 WS가 선택되게 된다. 이상 설명한 바와 같이 본 실시예와 같은 구성으로 해도 제어회로를 실현할 수 있다.

제6도는 제3도의 실시예에 있어서의 PROM P-2 및 제어회로 CNTL-2의 예를 도시한 도면이다. PROM P-2의 구성은 제4도의 PROM P-1과 동일하다. DA0∼DA3은 불량셀의 멀티비트(여기에서는 4비트)의 어드레스신호이고, ES는 불량셀의 유무를 나타내는 신호이다. 제어회로 CNTL-2는 제6도에 도시한 바와 같이 PROM P-2로 부터의 셀불량신호 ES 및 불량셀 어드레스신호 DA0∼DA3을 받고 본체디코더내의 주디코더 MD-2에 공급되는 제1의 멀티비트 제어신호 E0∼E15와 예비디코더의 프리디코더(예비프리디코더) SPD0-2, SPD1-2에 공급되는 제2의 멀티비트 제어신호 SA0, SA1,SB0,SB1,SC0,SC1,SD0,SD1을 발생하도록 구성한다. 제1의 제어신호 E0∼-E15는 불량워드선(제3도에서는 W0)으로 선택신호를 공급하는 본체디코더내의 주디코더 MD-2의 NOR회로(제3도에서는 N0)을 비활성상태로 하기 위한 신호이다. 제2의 제어신호 SA0,SA1,SB0,SB1,SC0,SC1,SD0,SD1은 제3도에 도시한 본체디코더에 있어서 입력버퍼 IB에서 프리디코더 PD0-2, PD1-2로 공급되는 어드레스신호의 각 비트에 대한 2개의 상보비트선중 불량워드선을 선택하기 위한 비트(제3도에서는 어드레스신호의 각 비트의 긍정신호)를 예비디코더의 프리디코더 SPD0-2, SPD1-2에 페치하도록 하기 위한 신호이다.

본 회로도 제4도의 실시예와 동일한 이유에 의해 CMOS회로로 구성하는 것이 바람직하다. 이것에 의해, 제어회로 CNTL-2의 소비전력을 매우 작게할 수 있으며, 또한 점유면적을 매우 작게할 수 있다. 또, 제5도의 실시예와 동일한 방법에 의해 제어회로의 구서을 간략화할 수도 있다.

제7도는 제2의 실시예를 ECL회로를 기본으로 구체화한 예를 도시한 도면이다. 입력버퍼 IB는 1입력 ECL회로 AB0∼AB3으로 구성하고 어드레스신호 A0∼A3의 긍정 및 부정신호를 발생한다. 프리디코더 PD0-1,PD1-1은 와이어드 OR회로 OR0∼OR3으로 구성한다. 주디코더 MD-1의 NOR회로의 각각은 3입력 ECL회로로 구성하고, 2개의 입력단자에는 제1의 멀티비트 프리디코드신호의 2개의 비트를, 1개의 제어입력단자에는 제1의 제어신호의 1개의 비트(E0등)를 인가한다. 예비디코더 SD-1은 본체디코더의 주디코더 MD-1과 마찬가지로 3입력 ECL회로로 구성하고, 2개의 입력단자에는 제2의 제어신호 SA0∼SA3, SB0∼SB3으로 제어되는 스위치회로 SLA, SLB에 의해 제1의 멀티비트 프리디코드신호중의 2개의 비트를 선택하여 접속한다. 그리고, 나머지 제어입력단자에는 셀불량신호 ES를 인가한다. 본 실시예와 조합하는데 적합한 본체메모리셀어레이 및 예비메모리셀어레이로써는 예를들면 「전자통신학회 논문지 '83/12 Vol.J66-C, No.12 pp.935~942」에 기재되어 있는 바와 같은 바이폴라형의 메모리셀 또는 「일본국 특허 공개공보 평성 3-76096호(1991년4월2일 공개)」에 기재되어 있는 바와 같은 저전원전압형의 CMOS메모리셀등을 들 수 있다.

제8도는 제7도의 주디코더 MD-1의 NOR회로(NO등)의 다른 예를 도시한 도면이다. 본 회로는 바이폴라트랜지스터 Q1∼Q4, 전류원 I1, I2, 저항 R1로 이루어지는 2입력 ECL NOR회로 및 MOS트랜지스터 MN1, MN2, 인버터 INV로 이루어지고 트랜지스터 Q3의 베이스전위를 제어하는 스위치회로로 구성된다. 제1의 제어신호 E0이 "0"(활성상태)인 경우는 MOS트랜지스터 MN2가 도통하여 트랜지스터 Q3의 베이스에는 VBB가 인가되고, 프리디코더신호에 따라서 워드선 WO의 선택, 비선택이 전환된다. 한편, 제어신호 E0이 "1"(비활성상태)인 경우는 MOS트랜지스터 MN1이 도통하여 트랜지스터 Q3의 베이스와 에미터는 단락되고, 프리디코드신호에 관계없이 워드선 W0은 저전위로 고정된다. 본 실시예에서는 NOR회로를 2입력으로 구성할 수 있으므로 제7도의 NOR회로에 비해서 고속동작을 기대할 수 있다.

제9도는 제7도의 예비디코더 SD-1의 NOR회로 NS의 다른 예를 도시한 도면이다. 본 회로는 바이폴라트랜지스터 Q5∼Q8, 전류원 I3, I4, 저항 R2로 이루어지는 2입력 ECL NOR회로 및 MOS트랜지스터 MN3,MN4로 이루어지고 트랜지스터 Q5,Q6의 베이스전위를 제어하는 스위치회로로 구성된다. 셀불량신호 ES가 "0"(활성상태)인 경우는 MOS트랜지스터 MN3,MN4가 비도통으로 되고, 트랜지스터 Q5,Q6의 베이스에는 스위치회로 SLA, SLB를 통해서 프리디코드신호가 인가되고 프리디코드신호에 따라서 워드선 WS의 선택, 비선택이 전환된다. 한편, 셀불량신호 ES가 "1"(비활성상태)인 경우는 MOS트랜지스터 MN3,MN4가 도통하고 트랜지스터 Q5,Q6의 베이스와 컬렉터는 단락되고, 프리디코드신호에 관계없이 워드선 WS는 저전위로 고정된다. 본 실시예에서는 NOR회로를 2입력으로 구성할 수 있으므로 제7도의 NOR회로에 비해서 고속동작을 기대할 수 있다.

이상, 주 및 예비디코더의 ECL회로에 의한 실시예를 열거했지만, 이들 디코더를 바이폴라트랜지스터와 MOS트랜지스터의 복합회로로 구성하는 것에 의해 고속성이 얻어진다. 또, 이들 회로는 물론 CMOS, BiCOMS회로로 구성해도 좋다.

소비전력이 작은 디코더회로로써 일본국 특허원 평성 4-318호에 따르는 미국 출원번호 08/149936(1993년 11월 10일 출원)에 기재된 것이 있다.

제10도는 제3도에 도시한 실시예에 있어서, 상기 디코더회로를 본 발명에 적용한 예를 도시한 도면이다. 이하, 본 디코더 그 자체의 구성 및 동작을 간단히 설명하고, 그후 본 실시예에 적용한 경우의 동작을 설명한다.

본체디코더는 입력버퍼 IB, 프리디코더 PD0-2, PD1-2 및 주디코더 MD-2를 포함한다. MMCA는 본체메모리셀어레이이다. 예비디코더는 프리디코더 SPD0-2, SPD1-2 및 주디코더 SD2를 포함한다. 프리디코더 PD0-2는 OR회로 OR0∼OR3으로 구성되고, 4비트의 프리디코드신호 BO∼B3중 1비트만이 저전위, 나머지 3비트가 고전위로 된다. 또, 프리디코더 PD1-2는 NOR회로 NOR0∼NOR3으로 구성되고, 4비트의 프리디코드신호 C0∼C3중 1비트만이 고전위, 나머지 3비트가 저전위로 된다.

본체디코더의 주디코더 MD-2는 BK0∼BK3의 4개의 블럭으로 이루어지고, 각각의 블럭은 또 4개의 디코더 G0∼G3으로 이루어진다. 디코더 G0은 바이폴라트랜지스터 Q10, 저항 R10으로 이루어지는 디코더부, MOS트랜지스터 MP10, MN10, MN11, MN12, 바이폴라트랜지스터 Q11, Q12 및 다이오드 D10으로 이루어지는 BiCMOS드라이버부로 구성된다. 디코더 G0∼G3의 트랜지스터 Q10의 에미터 및 바이폴라트랜지스터 Q14의 에미터는 전류원 I10에 접속되어 있고, 전류스위치를 구성하고 있다. 그리고, 트랜지스터 Q14의 베이스는 제1의 프리디코드신호의 비트 B0에, 디코더 G0∼G3의 트랜지스터 Q10의 베이스는 각각 제1의 프리디코드신호의 비트 C0∼C3에 접속되어 있다.

제1의 프리디코드신호의 비트 B0∼B3은 블럭 BK0∼BK3중 어떤 블럭을 선택할지를 나타내고 있으며, 제1의 프리디코드신호의 비트 C0∼C3은 G0∼G3중 어떤 디코더를 선택할지를 나타내고 있다. 예를들면 비트 B0이 저전위로 되면 블럭 BK0이 선택되고, 이때 비트 C0이 고전위라면 디코더 G0이 선택되어 트랜지스터 Q10에 전류가 흐리고, 그 컬렉터전위가 저전위로 된다. 이것을 BiCMOS드라이버(인버터)로 반전해서 워드선 WO이 고전위(선택상태)로 된다. 본 실시예에서는 4개의 디코더 G0∼G3에서 전류원 I10을 공유하고, 선택상태의 디코더에만 전류가 공급되고, 나머지 3개의 디코더에는 전류가 흐르지 않는다. 따라서, 제7도의 실시예와 같이 각 디코더에 전류원을 구비하는 경우에 비해서 소비전력을 저감할 수 있다.

다음에 이 디코더를 본 실시예에 적용한 경우의 구성과 동작에 대해서 설명한다. 결함구제회로로써 추가하는 회로는 예비디코더의 프리디코더 SPD0-2, SPD1-2, 예비디코더의 주디코더 SD-2, 예비메모리 SMCA와 트랜지스터 Q13 및 MN13이다.

예비프리디코더 SPD0-2, SPD1-2는 본체 프리디코더 PD0-2, PD1-2와 마찬가지로 OR회로 ORS, NOR회로 NORS 및 또 이들 OR회로, NOR회로로의 입력을 전환하는 스위치회로 SLA,SLB,SLC,SLD로 구성한다. 예비주디코더 SD-2는 본체내의 주디코더 MD-2와 마찬가지로 트랜지스터 Q20, Q23, Q24, R20으로 이루어지는 디코드부, 트랜지스터 MP20, MN20, MN21, MN22, Q21, Q22 및 다이오드 D20으로 이루어지는 BiCOMS드라이버부로 구성된다. 스위치회로로의 제2의 제어신호 SA0, SA1, SB0, SB1, SC0, SC1, SD0, SD1에 의해 임의의 어드레스와 대응시켜서 예비메모리셀어레이 SMCA를 액세스하도록 할 수 있다.

트랜지스터 Q13 및 MN13은 제1의 제어신호 E0이 "1"일때 워드선 WO을 비선택상태(저전위)로 고정하는 작용을 한다. 제1의 제어신호 EO의 "1"상태는 0V에 해당하므로 트랜지스터 Q10의 컬렉터는 제1의 프리디코드신호가 어떻게 전환되더라도 트랜지스터 Q13에 의해 클램프되어 -VBE(VBE : 베이스-에미터간 전압, 약 0.8V)이하로는 되지 않게 된다. 이 때문에 BiCMOS인버터의 출력은 저전위로 고정된다.

또, PMOS의 임계값이 -0.8V이상인 경우는 PMOS가 약하게 도통해서 BiCMOS인버터의 출력이 완전히 저전위로 되지 않을 염려가 있다. 이것을 피하기 위해서는 MP10의 드레인에 NMOS MN13을 동일 도면과 같이 접속하면 좋다. 즉, 제1의 제어신호 E0이 고전위로 되면 MN13이 도통하여 인버터의 출력을 완전히 저전위로 고정할 수 있다.

트랜지스터 Q10의 컬렉터를 클램프하는 수단으로써 바이폴라트랜지스터 Q13대신에 PMOS를 사용해도 좋다. 단, 이 경우는 PMOS의 게이트에 제어신호 E0의 반전신호를 인가할 필요가 있다. PMOS의 게이트폭을 크게하는 것에 의해 트랜지스터 Q10의 컬렉터전위를 -0.8V보다도 높은 전위로 클램프할 수 있다. 단, PMOS의 게이트폭을 너무 크게 하면 기생용량이 증가하므로 동작속도가 저하할 염려가 있다. 이 때문에 클램프수단으로써는 트랜지스터의 특성에 따라서 바이폴라트랜지스터와 PMOS를 적절히 사용하는 것이 바람직하다.

이상 기술한 바와 같이 본 실시예에 의하면 결함구제기능을 갖는 소비전력이 작은 메모리를 실현할 수 있다.

제11도는 점유면적을 작게할 목적으로 메모리칩상의 회로배치를 고려해서 제2도와 제4도의 실시예를 수정한 도면이다. 본 실시예에서는 제2도와 제4도의 실시예를 수정한 도면이다. 본 실시예에서는 제4도의 제어회로 CNTL-1의 일부분, NA0, INV0을 본체디코더 MD-1중에 배치하고, 나머지 회로부분 PC를 주디코더 MD-1의 외부에 배치한다. 그리고, 주디코더에 따라서 회로부분 PC의 출력 SA0∼SA3, SB0∼SB3의 배선을 배치한다.

이와 같은 배치를 채용하는 것에 의해 주디코더에 따라서 배치하는 배선수를 저감할 수 있으므로, 메모리칩의 면적을 저감할 수 있다.

또, 앞서 설명한 바와 같이 NA0,INV0등의 회로는 CMOS회로로 구성할 수 있으므로 이와 같이 구성해도 본체디코더의 면적증가는 매우 작다.

이와 같은 회로배치는 제2도의 실시예 뿐만아니라 상술한 모든 실시예에 적용할 수 있는 것은 물론이다.

반도체메모리에 많이 발생하는 불량의 하나로써, 인접하는 워드선 또는 비트선의 단락에 기인하는 것이 있다. 이 경우는 2개의 워드선(또는 비트선)이 쌍이 되어 불량으로 된다. 이 불량은 제12도의 실시예에 의해 구제할 수 있다.

제12도는 2개의 워드선 또는 비트선이 쌍이 되어 불량으로 된 경우의 구제법을 도시한 실시예를 도시한 도면이다. 본 실시예는 제3도의 실시예를 기본으로 약간의 변경을 가한 것이다.

첫번째로 주디코더 MD-3의 논리게이트회로를 구성하는 NOR회로 N0∼N15의 제어입력단자는 2개씩 접속하고, 그들 제어입력단자에 제1의 제어신호를 인가한다. 예를들면 NOR회로 N0과 N1의 제어입력단자를 접속해서 제1의 제어신호의 비트 EO을 인가한다. 이것에 의해 2개의 워드선(예를들면 W0,W1)을 비선택상태로 고정할 수 있다. 두번째로 예비메모리셀어레이 SMCA 및 예비디코더의 주디코더 SD-3은 워드선을 2개(WS0,WS1)준비하고, 또한 예비디코더의 프리디코더 SPD0-3의 OR회로 NSP0, NSP1에는 어드레스신호의 비트 A0의 긍정 및 부정신호를 직접 비트 A1을 스위치회로 SLB를 거쳐서 접속하도록 한다(제3도에서는 비트 A0도 스위치회로 SLA를 거쳐서 접속되어 있다).

지금, 예를들면 워드선 WO, W1이 단락하는 불량이 있었던 것으로 한다. 이 경우에는 불량워드선의 유무를 나타내는 셀불량신호 ES가 "0"으로 불량워드선 WO,W1의 어드레스를 표시하는 불량셀 어드레스신호 DA1∼DA3이 전부 "0"으로 되도록 PROM을 프리그램한다. 본 실시예에 대응하는 제어회로 CNTL-3은 예를 들면 제13도와 같이 구성되고 있고,

E0="1" E1∼E7="0"

SB0="1" SB1="0"

SC0="1" SC1="0"

SD0="1" SD1="0"

으로 된다. 이것에 의해, 본체디코더의 주디코더 MD-3의 OR회로의 NO, N1은 항상 비활성상태로 되고, 워드선 WO,W1은 저전위로 고정된다. 한편, 스위치회로에 의해 예비디코더의 프리디코더 NSP0-3의 OR회로 NSP0에는 어드레스신호의 비트A0의 긍정신호와 비트 A1의 긍정신호가 접속되고, 예비디코더의 프리디코더 SPD0-3의 OR회로 NSP1에는 비트 A0의 부정신호와 비트 A1의 긍정신호가 접속되고, 예비디코더의 프리디코더 SPD1-3의 OR회로 NSP2에는 비트 A2,A3의 긍정신호가 접속된다. 따라서, 워드선 WO을 지정하는 어드레스 신호 "0000"이 입력되었을 때에는 예비디코더의 주디코더 SD-3의 NOR회로 NSO의 출력이 고전위로 되고, 예비워드선 WS0이 액세스되고, 워드선 W1을 지정하는 어드레스 "0001"이 입력되었을 때에는 예비디코더의 주디코더 SD-3의 NOR회로 NS1의 출력이 고전위로 되고, 워드선 WS1이 액세스된다. 이상 설명한 바와 같이 본 실시예에 의하면 워드선 또는 비트선 2개가 단락한 불량도 구제할 수 있다.

제13도는 제12도의 실시예에 대응하는 PROM P-3 및 제어회로 CNTL-3의 실시예를 도시한 도면이다. 제12도의 실시예에서는 워드선 또는 비트선을 2개 1조로 예비메모리셀어레이와 치환하므로, 불량셀의 어드레스신호 DA1∼DA3의 3개로 좋다. 불량셀 어드레스신호 DA1∼DA3을 디코드해서 제1의 제어신호 E0∼E7을 발생하고, 디코드도중의 중간신호에서 제2의 제어신호 SB0,SB1,SC0,SC1,SD0,SD1이 얻어진다. 본 회로도 CMOS회로로 구성하는 것이 바람직하다. CMOS를 사용하는 것에 의해 제어회로의 소비전력을 매우 작게할 수 있으며, 또한 점유면적을 매우 작게할 수 있다. 또, 제5도의 실시예와 동일한 방법에 의해 제어회로의 구성을 간략화할 수도 있다.

제14도는 워드선 4개로 1블럭으로 하고, 예비워드선과 블럭단위로 치환하는 실시예를 도시한 도면이다. 예비주디코더 SD-4는 4개의 NOR회로 NS0∼NS3, 예비메모리 SMCA4는 4개의 예비워드선 WS0∼WS3을 구비한다. PROM P-4 및 제어회로 CNTL-4는 제15도와 같이 구성하면 좋다. 본체 프리디코더 PD1-4의 OR회로(제1의 논리게이트회로)에 워드선을 비활성화시키는 제어입력단자를 마련하고, 거기에 제1의 멀티비트 제어신호 G0∼G3을 인가한다. 이것에 의해, 워드선의 블럭(4개)을 비활성화할 수 있다. 예를들면 제1의 제어신호와 비트 G0을 고전위로 하면 본체 프리디코드신호의 비트 C0이 고전위로 고정되고, 본체주디코더 MD-4의 NOR회로 N0∼N15(제2의 논리게이트회로)중의 NOR회로 N0∼N3의 출력단자에 접속되어 있는 워드선 WO∼W3(W2, W3은 도시하지 않음)이 비선택상태로 된다.

한편, 예비프리디코더 SPD1-4의 OR회로 NSP1에는 스위치회로 SLC,SLD를 거쳐 어드레스신호의 비트 A2,A3의 긍정 또는 부정신호가 입력된다. 이 신호에 의해 예비주디코더 SD-4의 4개의 NOR회로 NS0∼NS3이 선택되고, 예비메모리 SMCA4가 액세스된다. 본 실시예에 의하면 회로수가 많은 본체디코더의 주디코더 MD-4에 비활성화 단자(제어입력단자)를 마련할 필요가 없으므로 결함구제회로를 마련한 것에 의한 면적증가를 작게할 수 있다.

제15도는 제14도의 실시예를 대응하는 PROM P-4 및 제어회로 CNTL-4의 실시예를 도시한 도면이다. 제14도의 실시예에서는 워드선 또는 비트선을 4개 1조로 예비메모리를 치환하므로, 불량셀의 어드레스신호는 DA2,DA3의 2비트로 좋다.

비트 DA2,DA3을 디코드해서 제1의 제어신호 G0∼G3을 발생하고, 디코드도중의 신호(중간신호)에서 제2의 제어신호 SC0,SC1,SD0,SD1이 얻어진다. 본 회로도 CMOS회로로 구성하는 것이 바람직하다. CMOS를 사용하는 것에 의해 제어회로의 소비전력을 매우 작게할 수 있으며, 또한 점유면적을 매우 작게 할 수 있다. 또, 제5도의 실시예와 동일한 방법에 의해, 제어회로의 구성을 간략화할 수도 있다.

이상의 본 발명의 결함구제회로에 의하면 고속성이 얻어지고, 또한 MOS트랜지스터를 사용한 메모리셀과 조합하는 것에 의해 면적이 작아져 고집적성이 얻어진다.

이상 기술한 바와 같이, 상기 실시예에 의하면 불량셀의 어드레스 정보를 기억한 PROM과 제어회로에 의해 불량셀을 포함하는 워드선 또는 비트선을 비선택상태로 고정하고, 예비디코더의 입력단자에 멀티비트 프리디코드신호(멀티비트 중간신호)중 불량어드레스에 대응하는 비트를 스위치를 거쳐서 접속한다. 즉, 불량어드레스에 대응하는 액세스패스를 본체디코더에서 예비디코더로 변경하는 것에 의해 불량셀를 구제한다. 이 때문에 어드레스비교회로는 불필요하게 되어 본체메모리셀어레이를 액세스하는 경우에 비해서 예비메모리셀어레이를 액세스하는 경우의 액세스시간은 거의 증가하지 않는다.

Claims (7)

1. 워드선과 비트선의 교점에 배치된 여러개의 메모리셀을 구비한 본체 메모리셀 어레이, 어드레스신호에서 중간신호를 생성하는 제1의 회로수단과 상기 중간신호에서 상기 워드선의 1개 및 비트선중 적어도 1개를 선택적으로 구동하기 위한 제1의 셀선택신호를 생성하는 제2의 회로수단을 구비한 본체디코더, 각각이 상기 본체 메모리셀 어레이중에서 발견된 불량 메모리셀 대신에 사용되는 여러개의 메모리셀을 구비한 예비 메모리셀 어레이, 상기 본체디코더에서 상기 중간신호를 받기 위해 상기 본체디코더에 접속된 예비디코더, 상기 본체 메모리셀 어레이가 적어도 1개의 불량 메모리셀을 포함하고 있는 것을 나타내는 제1의 정보와 상기 본체 메모리셀 어레이중의 적어도 1개의 불량 메모리셀의 어드레스를 나타내는 제2의 정보를 기억하고, 상기 제1의 정보에 따른 셀불량신호 및 상기 제2의 정보에 따른 불량셀 어드레스신호를 생성하기 위한 수단을 구비하는 불휘발성메모리 및 상기 셀불량신호 및 상기 불량셀 어드레스신호에 응답하여 상기 본체디코더의 제2의 회로수단에 공급될 제1의 제어신호 및 상기 예비디코더에 공급될 제2의 제어신호를 생성하기 위한 제어회로를 포함하고, 상기 셀불량신호는 상기 예비디코더로 공급되고, 상기 본체디코더는 상기 불량셀 어드레스신호에 의해 표시된 어드레스를 갖는 불량 메모리셀에 관한 워드선 및 비트선중의 적어도 한쪽을 구동하기 위한 제1의 셀선택신호를 생성하는 것이 상기 제1의 제어신호에 의해 금지되고, 상기 예비디코더는, 상기 제어회로로부터의 상기 제2의 제어신호의 제어하에서 또한 상기 불휘발성메모리로부터의 셀불량신호의 제어하에서 상기 예비 메모리셀 어레이중의 메모리셀을 선택적으로 액세스하기 위한 제2의 셀선택신호를 상기 중간신호에서 생성하고, 상기 예비 메모리셀 어레이중의 상기 액세스된 메모리셀은 상기 불량셀 어드레스신호에 의해 표시된 어드레스를 갖는 상기 본체 메모리셀 어레이의 불량 메모리셀 대신에 사용되는 반도체메모리장치.
2. 제1항에 있어서, 상기 본체디코더의 제1의 회로수단으로부터의 중간신호는 여러개의 비트를 갖는 멀티비트 중간신호이고, 상기 예비디코더는 상기 멀티비트 중간신호의 비트를 받고 상기 멀티비트 중간신호의 비트 중 상기 제어회로로부터의 제2의 제어신호에 의해 선택된 비트를 선택적으로 통과시키는 스위치회로 및 상기 불휘발성메모리로부터의 셀불량신호에 의해 동작가능하게 되어 상기 멀티비트 중간신호의 선택된 비트에서 상기 제2의 셀선택신호를 생성하는 예비회로수단을 포함하는 반도체메모리장치.
3. 제2항에 있어서, 상기 본체디코더의 제1의 회로수단은 상기 예비디코더의 스위치회로에서 받게 될 상기 멀티비트 중간신호로서 작용하는 제1의 멀티비트 프리디코드신호를 상기 어드레스신호에서 생성하는 프리디코더를 포함하고, 상기 본체디코더의 제2의 회로수단은 상기 제1의 멀티비트 프리디코드신호에서 상기 제1의 셀선택신호를 생성하는 주디코더를 포함하고, 상기 예비디코더의 예비회로수단은 상기 스위치회로에서 상기 멀티비트 중간신호의 선택된 비트를 받아서 상기 제2의 셀선택신호를 생성하기 위한 회로를 구비하는 반도체메모리장치.
4. 제2항에 있어서, 상기 본체디코더의 제1의 회로수단은 상기 어드레스신호에서 상기 멀티비트 중간신호를 생성하는 입력버퍼를 포함하고, 상기 본체디코더의 제2의 회로수단은 상기 멀티비트 중간신호에서 제1의 멀티비트 프리디코드신호를 생성하는 프리디코더 및 상기 제1의 멀티비트 프리디코드신호에서 상기 제1의 셀선택신호를 생성하는 주디코더를 포함하고, 상기 예비디코더의 예비회로수단은 상기 스위치회로에서 상기 멀티비트 중간신호의 선택된 비트를 받아서 제2의 멀티비트 프리디코드신호를 생성하기 위한 제1의 회로와 상기 제2의 멀티비트 프리디코드신호에서 상기 제2의 셀선택신호를 생성하기 위한 제2의 회로를 구비하는 반도체메모리장치.
5. 제4항에 있어서, 상기 제어회로로부터의 제1의 제어신호는 여러개의 비트를 갖는 멀티비트 제어신호이고, 상기 본체디코더내의 제2의 회로수단의 상기 주디코더는 상기 워드선 또는 비트선의 다른 1개에 접속되는 출력단자, 상기 멀티비트 중간신호의 몇개의 비트를 받도록 접속되는 디코드입력단자 및 상기 제1의 멀티비트 제어신호의 비트중의 1개를 받도록 접속된 제어입력단자를 각각 구비하는 여러개의 논리레이트 회로를 포함하고 있는 반도체메모리장치.
6. 제5항에 있어서, 인접하는 2개의 워드선 또는 비트선에 출력단자가 접속된 2개의 상기 논리게이트회로는 그들의 제어입력단자가 서로 접속되어 상기 제1의 멀티비트 제어신호의 동일 비트를 받도록 되어 있고, 상기 불량셀 어드레스신호는 상기 인접하는 2개의 워드선 또는 비트선에 관계된 여러개의 메모리셀의 어드레스를 대표하고 있는 반도체메모리장치.
7. 제4항에 있어서, 상기 제어회로로부터의 제어신호는 여러개의 비트를 갖는 멀티비트 제어신호이고, 상기 본체디코더내의 제2의 회로수단의 프리디코더는 상기 제1의 멀티비트 프리디코드신호의 1개의 비트가 송출되는 출력단자, 상기 멀티비트 중간신호의 몇개의 비트를 받도록 접속된 디코드입력단자 및 상기 제1의 멀티비트 제어신호의 비트의 1개를 받도록 접속된 제어입력단자를 각각 구비하는 여러개의 제1의 논리게이트회로를 포함하고 있고, 상기 본체디코더내의 제2의 회로수단의 주디코더는 상기 워드선 또는 비트선의 다른 1개에 접속된 출력단자 및 상기 멀티비트 중간신호의 몇개의 비트를 받도록 접속된 디코드입력단자를 각각 구비하는 여러개의 제2의 논리게이트회로를 포함하고 있는 반도체메모리장치.