JP2834203B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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Description
本発明は半導体メモリに係り、特にメモリセルが電界
効果形トランジスタを含んで構成されたメモリを高速化
するのに好適な回路技術に関する。
効果形トランジスタを含んで構成されたメモリを高速化
するのに好適な回路技術に関する。
最近、メモリの高集積化及び高速化の両立を図るため
に、電界効果形トランジスタとバイポーラ形トランジス
タを併用した回路が多数提案されている。この中で例え
ば、1989 ISSCC Digest of Technical Papers pp.36−3
7の“An 8ns BiCMOS 1Mb ECL SRAM with a Configurabl
e Memory Array Size"と題する論文に記載のような回路
では、メモリセルを高集積化に適した絶縁ゲート電界効
果形トランジスタで構成し、ビット線の電位を検出する
差動アンプをビット線にベースが接続されるバイポーラ
形トランジスタで、また、ビット線に充電電流を供給す
る回路をビト線に抵抗を介してエミッタが接続されるバ
イポーラ形トランジスタで構成している。すなわち、高
集積化に適した絶縁ゲート電界効果形トランジスタでメ
モリセル面積の低減を図り、高速化に適したバイポーラ
形トランジスタでビット線電位の検出時間及びビット線
の充電時間を短縮している。しかし、ビット線の電位を
検出する差動アンプをアクティブ状態に駆動する回路及
びビット線に放電電流を供給する回路を絶縁ゲート電界
効果形トランジスタで構成しているため、差動アンプが
アクティブ状態に切り換わる時間及びビット線の放電時
間の短縮には限界があった。
に、電界効果形トランジスタとバイポーラ形トランジス
タを併用した回路が多数提案されている。この中で例え
ば、1989 ISSCC Digest of Technical Papers pp.36−3
7の“An 8ns BiCMOS 1Mb ECL SRAM with a Configurabl
e Memory Array Size"と題する論文に記載のような回路
では、メモリセルを高集積化に適した絶縁ゲート電界効
果形トランジスタで構成し、ビット線の電位を検出する
差動アンプをビット線にベースが接続されるバイポーラ
形トランジスタで、また、ビット線に充電電流を供給す
る回路をビト線に抵抗を介してエミッタが接続されるバ
イポーラ形トランジスタで構成している。すなわち、高
集積化に適した絶縁ゲート電界効果形トランジスタでメ
モリセル面積の低減を図り、高速化に適したバイポーラ
形トランジスタでビット線電位の検出時間及びビット線
の充電時間を短縮している。しかし、ビット線の電位を
検出する差動アンプをアクティブ状態に駆動する回路及
びビット線に放電電流を供給する回路を絶縁ゲート電界
効果形トランジスタで構成しているため、差動アンプが
アクティブ状態に切り換わる時間及びビット線の放電時
間の短縮には限界があった。
上記従来例を第２図に示す。第２図は、半導体メモリ
のメモリセル及びその周辺回路の回路図である。この図
で、MC11〜MC22はメモリセル、W1,W2はワード線、BL1,B
R1,BL2,BR2はビット線、VYIN1,VYIN2はビット線選択信
号、D,D′,DI,DI′は読み書き制御信号である。メモリ
セルMC11を選択し情報を読み出す時は、トランジスタMT
L及びMTRをオンさせるためにワード線W1を高電位に駆動
し、トランジスタMRL,MRR,MRをオンさせるためにビット
線選択信号VYIN1を高電位に駆動し、読み書き制御信号
D,D′をトランジスタMDL,MDRをオフさせるために低電位
に、DI,DI′を高電位に駆動する。今セルMC11内のトラ
ンジスタMNLがオンしているとセル電流Icellはトランジ
スタQYLから,REL,MTL,MNLを介してVEEへ流れる。よっ
て、QYLに流れる電流は、IcellとMRLに流れる電流Ｉ（M
RL）との和、すなわちIcell＋Ｉ（MRL）となる。よっ
て、QYLのベース・エミッタ間電圧VBE（GYL）は、 VBE（GYL）＝（nkT/q）・ln〔｛Icell＋Ｉ（MRL）｝/Io］ ここに、 k:ボルツマン定数＝1.38×10-23J/K q:電子電荷＝1.602×10-19C n:接合電圧・電流特性の勾配係数（例えば、ｎ＝1.0
5） T:標準使用温度（例えば、Ｔ＝323.15K） Io:接合の逆方向飽和電流 また、抵抗RELの電圧Ｖ（REL）は、 Ｖ（REL）＝REL・｛Icell＋Ｉ（MRL）｝ となる。一方、QYRに流れる電流は、MRRに流れる電流Ｉ
（MRR）（＝Ｉ（MRL））のみである。よって、QYRのベ
ース・エミッタ間電圧VBE（QYR）は、 VBE（GYR）＝（nkT/q）・ln〔Ｉ（MRL）/Io］ また、抵抗RER（＝REL）の電圧Ｖ（RER）は、 Ｖ（RER）＝REL・Ｉ（MRL） となる。よってビット線BL1とBR1の電位差ΔVBは、 ΔVB＝VBE（QYL）＋Ｖ（REL）−VBE（QYR）−Ｖ（RER） ＝（nkT/q）・ln〔｛Icell＋Ｉ（MRL）｝/I（MRL）］＋REL・Icell となる。今、VYIN1が高電位でMRがオンしているので、Q
RL,QRRで構成された差動アンプはアクティブ状態になっ
ているので、この差動アンプは、上記電位差ΔVBを検出
し、コモンデータ線CDL,CDRにデータを出力する一方、
非選択のビット線は、ビット線選択信号VYIN2が低電位
で、S2内のMRがオフしているので、S2内の差動アンプは
アクティブ状態になっておらず、この差動アンプは、コ
モンデータ線CDL,CDRにデータを出力しない。よって、
コモンデータ線CDL,CDRには、セルMC11のデータしか出
力されないので、このデータを検出することでセルMC11
の情報を読み出せる。 次に、メモリセルMC11を選択し情報を書き込む時は、
まず、読み出し時と同様にワード線W1を高電位に駆動
し、ビット線選択信号VYIN1を高電位に駆動する。次
に、書き込み情報に応じて、読み書き制御信号D,D′の
何れか一方を高電位に、DI,DI′の何れか一方を低電位
に駆動する。今セルMC11内のトランジスタMNLがオンし
ている時、Ｄ′を高電位に、DI′を低電位に駆動する
と、ビット線BR1は低電位に変化し、MNLのゲート電圧が
低電位となるのでMNLはオンからオフに切り換わり、セ
ルの情報が反転する。 しかし、この従来例においては、以下に述べるように
２つの問題点がある。 まず第１の問題点について述べる。この問題は選択ビ
ット線を切り換えて、情報を読み出す時に生ずる。すな
わち、最初にセルMC11の情報を読み出しており、次に選
択ビット線を切り換えて、セルMC12の情報を読み出すに
は、VYIN1を低電位に駆動し、VYIN2を高電位に駆動す
る。この時、S1内のMRがオンからオフに、S2内のMRがオ
フからオンに切り換わる。よって、S1内の差動アンプは
非アクティブ状態に、S2内の差動アンプはアクティブ状
態になり、コモンデータ線CDL,CDRには、セルMC12のデ
ータが出力される。しかし、一般に絶縁ゲート電界効果
形トランジスタのスイッチング時間が、1ns程度と遅い
ため、MRがオフからオンに切り換わり、差動アンプがア
クティブ状態に切り換わるのに極めて長い時間を要す
る。このため、選択ビット線を切り換えて情報を読み出
す時のアクセス時間が極めて遅くなるという問題があ
る。 次に、第２の問題点について述べる。この問題は情報
書き込み時に生ずる。すなわち、メモリセルMC11を選択
し情報を書き込む時は、先に述べたように、書き込み情
報に応じて、ビット線BL1またはBR1の何れか一方を放電
し、ビット線の電位を低電位に駆動する必要がある。こ
のため、書き込み時には、読み書き制御信号Ｄまたは
Ｄ′を高電位にし、MDLまたはMDRをオフからオンに切り
換えるが、絶縁ゲート電界効果形トランジスタのスイッ
チング時間が、1ns程度と遅いため、ビット線を放電
し、ビット線の電位を低電位に駆動するのに極めて長い
時間を要する。このため、書き込み時間が極めて遅くな
るという問題がある。 なお、以上では、第２図に沿って説明してきたので、
ビット線の放電時間が問題となったが、例えば、第２図
のＮチャネル絶縁ゲート電界効果形トランジスタをＰチ
ャネル絶縁ゲート電界効果形トランジスタと、NPNバイ
ポーラ形トランジスタをPNPバイポーラ形トランジスタ
と置き換え、電圧関係を全て逆にした場合は、ビット線
の充電時間が問題となる。 本発明の第１の目的は、選択ビット線を切り換えて情
報を読み出す時のアクセス時間の高速化を図ることであ
り、第２の目的は、情報書き込み時のビット線の充放電
時間を短縮し、書き込み時間の高速化を図ることにあ
る。
のメモリセル及びその周辺回路の回路図である。この図
で、MC11〜MC22はメモリセル、W1,W2はワード線、BL1,B
R1,BL2,BR2はビット線、VYIN1,VYIN2はビット線選択信
号、D,D′,DI,DI′は読み書き制御信号である。メモリ
セルMC11を選択し情報を読み出す時は、トランジスタMT
L及びMTRをオンさせるためにワード線W1を高電位に駆動
し、トランジスタMRL,MRR,MRをオンさせるためにビット
線選択信号VYIN1を高電位に駆動し、読み書き制御信号
D,D′をトランジスタMDL,MDRをオフさせるために低電位
に、DI,DI′を高電位に駆動する。今セルMC11内のトラ
ンジスタMNLがオンしているとセル電流Icellはトランジ
スタQYLから,REL,MTL,MNLを介してVEEへ流れる。よっ
て、QYLに流れる電流は、IcellとMRLに流れる電流Ｉ（M
RL）との和、すなわちIcell＋Ｉ（MRL）となる。よっ
て、QYLのベース・エミッタ間電圧VBE（GYL）は、 VBE（GYL）＝（nkT/q）・ln〔｛Icell＋Ｉ（MRL）｝/Io］ ここに、 k:ボルツマン定数＝1.38×10-23J/K q:電子電荷＝1.602×10-19C n:接合電圧・電流特性の勾配係数（例えば、ｎ＝1.0
5） T:標準使用温度（例えば、Ｔ＝323.15K） Io:接合の逆方向飽和電流 また、抵抗RELの電圧Ｖ（REL）は、 Ｖ（REL）＝REL・｛Icell＋Ｉ（MRL）｝ となる。一方、QYRに流れる電流は、MRRに流れる電流Ｉ
（MRR）（＝Ｉ（MRL））のみである。よって、QYRのベ
ース・エミッタ間電圧VBE（QYR）は、 VBE（GYR）＝（nkT/q）・ln〔Ｉ（MRL）/Io］ また、抵抗RER（＝REL）の電圧Ｖ（RER）は、 Ｖ（RER）＝REL・Ｉ（MRL） となる。よってビット線BL1とBR1の電位差ΔVBは、 ΔVB＝VBE（QYL）＋Ｖ（REL）−VBE（QYR）−Ｖ（RER） ＝（nkT/q）・ln〔｛Icell＋Ｉ（MRL）｝/I（MRL）］＋REL・Icell となる。今、VYIN1が高電位でMRがオンしているので、Q
RL,QRRで構成された差動アンプはアクティブ状態になっ
ているので、この差動アンプは、上記電位差ΔVBを検出
し、コモンデータ線CDL,CDRにデータを出力する一方、
非選択のビット線は、ビット線選択信号VYIN2が低電位
で、S2内のMRがオフしているので、S2内の差動アンプは
アクティブ状態になっておらず、この差動アンプは、コ
モンデータ線CDL,CDRにデータを出力しない。よって、
コモンデータ線CDL,CDRには、セルMC11のデータしか出
力されないので、このデータを検出することでセルMC11
の情報を読み出せる。 次に、メモリセルMC11を選択し情報を書き込む時は、
まず、読み出し時と同様にワード線W1を高電位に駆動
し、ビット線選択信号VYIN1を高電位に駆動する。次
に、書き込み情報に応じて、読み書き制御信号D,D′の
何れか一方を高電位に、DI,DI′の何れか一方を低電位
に駆動する。今セルMC11内のトランジスタMNLがオンし
ている時、Ｄ′を高電位に、DI′を低電位に駆動する
と、ビット線BR1は低電位に変化し、MNLのゲート電圧が
低電位となるのでMNLはオンからオフに切り換わり、セ
ルの情報が反転する。 しかし、この従来例においては、以下に述べるように
２つの問題点がある。 まず第１の問題点について述べる。この問題は選択ビ
ット線を切り換えて、情報を読み出す時に生ずる。すな
わち、最初にセルMC11の情報を読み出しており、次に選
択ビット線を切り換えて、セルMC12の情報を読み出すに
は、VYIN1を低電位に駆動し、VYIN2を高電位に駆動す
る。この時、S1内のMRがオンからオフに、S2内のMRがオ
フからオンに切り換わる。よって、S1内の差動アンプは
非アクティブ状態に、S2内の差動アンプはアクティブ状
態になり、コモンデータ線CDL,CDRには、セルMC12のデ
ータが出力される。しかし、一般に絶縁ゲート電界効果
形トランジスタのスイッチング時間が、1ns程度と遅い
ため、MRがオフからオンに切り換わり、差動アンプがア
クティブ状態に切り換わるのに極めて長い時間を要す
る。このため、選択ビット線を切り換えて情報を読み出
す時のアクセス時間が極めて遅くなるという問題があ
る。 次に、第２の問題点について述べる。この問題は情報
書き込み時に生ずる。すなわち、メモリセルMC11を選択
し情報を書き込む時は、先に述べたように、書き込み情
報に応じて、ビット線BL1またはBR1の何れか一方を放電
し、ビット線の電位を低電位に駆動する必要がある。こ
のため、書き込み時には、読み書き制御信号Ｄまたは
Ｄ′を高電位にし、MDLまたはMDRをオフからオンに切り
換えるが、絶縁ゲート電界効果形トランジスタのスイッ
チング時間が、1ns程度と遅いため、ビット線を放電
し、ビット線の電位を低電位に駆動するのに極めて長い
時間を要する。このため、書き込み時間が極めて遅くな
るという問題がある。 なお、以上では、第２図に沿って説明してきたので、
ビット線の放電時間が問題となったが、例えば、第２図
のＮチャネル絶縁ゲート電界効果形トランジスタをＰチ
ャネル絶縁ゲート電界効果形トランジスタと、NPNバイ
ポーラ形トランジスタをPNPバイポーラ形トランジスタ
と置き換え、電圧関係を全て逆にした場合は、ビット線
の充電時間が問題となる。 本発明の第１の目的は、選択ビット線を切り換えて情
報を読み出す時のアクセス時間の高速化を図ることであ
り、第２の目的は、情報書き込み時のビット線の充放電
時間を短縮し、書き込み時間の高速化を図ることにあ
る。
上記第１の目的を達成するために本発明が採用した手
段は、上記差動アンプにコレクタが接続され、ベースま
たはエミッタに入力される信号に応じて、差動アンプに
電流を供給するバイポーラ形トランジスタを付加すると
いう手段であり、上記第２の目的を達成するために本発
明が採用した手段は、ビット線に書き込み時にのみ電流
を供給するバイポーラ形トランジスタを接続するという
手段である。
段は、上記差動アンプにコレクタが接続され、ベースま
たはエミッタに入力される信号に応じて、差動アンプに
電流を供給するバイポーラ形トランジスタを付加すると
いう手段であり、上記第２の目的を達成するために本発
明が採用した手段は、ビット線に書き込み時にのみ電流
を供給するバイポーラ形トランジスタを接続するという
手段である。
上記手段を用いると、一般にバイポーラ形トランジス
タのスイッチング時間が、0.5ns程度と速いため、差動
アンプがアクティブ状態に切り換わるのに極めて短い時
間しか要しないので、選択ビット線を切り換えて情報を
読み出す時のアクセス時間が極めて速くなる。同様に、
ビット線を放電し、ビット線の電位を低電位に駆動する
のに極めて短い時間しか要しないので、書き込み時間が
極めて速くなる。
タのスイッチング時間が、0.5ns程度と速いため、差動
アンプがアクティブ状態に切り換わるのに極めて短い時
間しか要しないので、選択ビット線を切り換えて情報を
読み出す時のアクセス時間が極めて速くなる。同様に、
ビット線を放電し、ビット線の電位を低電位に駆動する
のに極めて短い時間しか要しないので、書き込み時間が
極めて速くなる。
第３図（ａ）は、本発明の第１の実施例を示す図であ
る。第３図（ａ）は、半導体メモリのメモリセル及びそ
の周辺回路の回路図である。この図で、MC11〜MC22はメ
モリセル、W1,W2はワード線、BL1,BR1,BL2,BR2はビット
線、VYIN1,VYIN1′,VYIN2,VYIN2′はビット線選択信
号、WE,DI,DI′は読み書き制御信号である。また、図中
の数値は、電源または信号の電圧値の一例を示してお
り、例えば、ビット線選択信号VYIN1の−3.0/−3.4は選
択レベルが−3.0V,非選択レベルが−3.4Vであること、
読み書き制御信号WEの−0.8/−2.2は読み出しレベルが
−0.8V,書き込みレベルが−2.2Vであることを示してい
る。この図において、メモリセルMC11を選択し情報を読
み出す時は、トランジスタMTL及びMTRをオンさせるため
にワード線W1を高電位に駆動し、トランジスタQIR,QIB
L,QIBRをオンさせるためにビット線選択信号VYIN1を高
電位に駆動し、読み書き制御信号WEを高電位に、DI,D
I′を高電位に、また、ビット線の電位がWEから決まる
ようにVYIN1′を低電位に駆動する。今セルMC11内のト
ランジスタMNLがオンしているとセル電流Icellはトラン
ジスタQYLから,REL,MTL,MNLを介してVEへ流れる。よっ
て、QYLに流れる電流は、IcellとIBLとの和、すなわちI
cell＋IBLとなる。よって、QYLのベース・エミッタ間電
圧VBE（QYL）は、 VBE（GYL）＝（nkT/q）・ln〔Icell＋IBL）/Io］ ここに、 k:ボルツマン定数＝1.38×10-23J/K q:電子電荷＝1.602×10-19C n:接合電圧・電流特性の勾配係数（例えば、ｎ＝1.05） T:標準使用温度（例えば、Ｔ＝323.15K） Io:接合の逆方向飽和電流 また、抵抗RELの電圧Ｖ（REL）は、 Ｖ（REL）＝REL・（Icell＋IBL） となる。一方、QYRに流れる電流は、IBR（＝IBL）のみ
である。よって、よって、QYRのベース・エミッタ間電
圧VBE（QYR）は、 VBE（GYR）＝（nkT/q）・ln〔IBL/Io］ また、抵抗RER（＝REL）の電圧Ｖ（RER）は、 Ｖ（RER）＝REL・IBL となる。よってビット線BL1とBR1の電位差ΔVBは、 ΔVB＝VBE（QYL）＋Ｖ（REL）−VBE（QYR）−Ｖ（RER） ＝（nkT/q）・ln〔（Icell＋IBL）/IBL］＋REL・Icell ……（１） となる。今、VYIN1が高電位でQIRがオンしているので、
GRL,GRRで構成された差動アンプはアクティブ状態にな
っているので、この差動アンプは、上記電位差ΔVBを検
出し、コモンデータ線CDL,CDRにデータを出力する。一
方、非選択のビット線は、ビット線選択信号VYIN2が低
電位で、S2内のQIRがオフしているので、S2内の差動ア
ンプはアクティブ状態になっておらず、この差動アンプ
は、コモンデータ線CDL,CDRにデータを出力しない。よ
って、コモンデータ線CDL,CDRには、セルMC11のデータ
しか出力されないので、このデータを検出することでセ
ルMC11の情報を読み出せる。 次に、メモリセルMC11を選択し情報を書き込む時は、
まず、読み出し時と同様にワード線W1を高電位に駆動
し、ビット線選択信号VYIN1を高電位に、VYIN1′を低電
位に駆動する。次に、書き込み情報に応じて、読み書き
制御信号DI,DI′の何れか一方を低電位に駆動し、WEを
低電位に駆動する。今セルMC11内のトランジスタMNLが
オンしている時、DI′を低電位に駆動すると、QIWRがオ
ンし、ビット線BR1は低電位に変化する。このため、MNL
のゲート電圧が低電位となるのでMNLはオンからオフに
切り換わり、セルの情報が反転する。 ここで、本実施例において、着目すべき点が２つあ
る。 まず第１の着目点は、選択ビット線を切り換えて、情
報を読み出す時にある。すなわち、最初にセルMC11の情
報を読み出しており、次に選択ビット線を切り換えて、
セルMC12の情報を読み出すには、VYIN1を低電位に、VYI
N1′を高電位に駆動し、VYIN2を高電位に、VYIN2′を低
電位に駆動する。この時、S1内のQIRがオンからオフ
に、S2内のQIRがオフからオンに切り換わる。よって、S
1内の差動アンプは非アクティブ状態に、S2内の差動ア
ンプはアクティブ状態になり、コモンデータ線CDL,CDR
には、セルMC12のデータが出力される。ここで、着目す
べき点は、一般にバイポーラ形トランジスタのスイッチ
ング時間が、0.5ns程度と速いため、差動アンプがアク
ティブ状態に切り換わるのに極めて短い時間しか要しな
いので、選択ビット線を切り換えて情報を読み出す時の
アクセス時間が極めて速くなるということである。 次に、第２の着目点は、情報書き込み時にある。すな
わち、メモリセルMC11を選択し情報を書き込む時は、先
に述べたように、書き込み情報に応じて、ビット線BL1
またはBR1の何れか一方を放電し、ビット線の電位を低
電位に駆動する必要がある。このため、書き込み時に
は、読み書き制御信号DIまたはDI′を低電位にし、QIWL
またはQIWRをオフからオンに切り換える。ここで、着目
すべき点は、バイポーラ形トランジスタのスイッチング
時間が、0.5ns程度と速いため、ビット線を放電し、ビ
ット線の電位を低電位に駆動するのに極めて短い時間し
か要しないので、書き込み時間が極めて速くなるという
ことである。 さらに、本実施例では、差動アンプまたはビット線に
供給する電流を定電流源（IRまたはIWL,IWR）で発生し
ている。この様に、差動アンプを駆動する電流を一定に
すると、CLD,CDRの放電時間を一定にでき、アクセス時
間のばらつきを低減できるのみならず、CDL,CDRに流れ
るデータ電流が一定ならば、このデータを安定に検出で
きるという長所がある。また、ビット線に供給する電流
を一定にすると、ビット線の放電時間を一定にでき、書
き込み時間のばらつきも低減できるという長所がある。 また、IBL（＝IBR）またはREL（＝RER）は、（１）式
に示すように、ビット線BL1とBR1の電位差ΔVBを決める
ための設計パラメータであり、設計次第で如何様な値に
しても良く、例えば、IBL＝IBR＝０またはREL＝RER＝０
としてもよい。また、このことは以下の実施例でも同様
である。 第３図（ｂ）は、本発明の第２の実施例を示す図であ
る。第３図（ｂ）が、第３図（ａ）と異なる点は、第３
図（ｂ）では、第３図（ａ）のQIBL,QIBRを取り除き、
定電流源IBL,IBRを直接ビット線に接続している点のみ
である。よって、本例でも、第３図（ａ）で述べた議論
がそのまま成立し、選択ビット線を切り換えて情報を読
み出す時のアクセス時間及び書き込み時間が極めて速く
なる。なお、第３図（ｂ）で定電流源IBL,IBRを直接ビ
ット線に接続した理由は、この様にすると、VYIN1,VYIN
2の駆動するトランジスタの数が低減されるので、選択
ビット線を切り換えて情報を読み出す時のアクセス時間
を、さらに高速化できるからである。 第４図は、本発明の第３の実施例を示す図である。第
４図（ａ）が、第３図（ｂ）と異なる点は、読み書き制
御信号WEとDI,DI′の入力位置を取り換えた点のみであ
る。また、第４図（ｂ）が、第４図（ａ）と異なる点
は、第４図（ａ）ではQWL,QWRのベースにWE信号を入力
していたのに対し、第４図（ｂ）ではQWL,QWRのベース
に定電圧VWREFを印加し、その代りに、QIWL,QIWRのベー
スにビット線選択信号VYINと読み書き制御信号WEとで論
理計算を行った結果の信号を入力している点のみであ
る。よって、本例でも、第３図（ａ）で述べた議論がそ
のまま成立し、選択ビット線を切り換えて情報を読み出
す時のアクセス時間及び書き込み時間が極めて速くな
る。 なお、第３図及び以下に述べる第１図、第５図〜第９
図においても、第４図（ａ）から第４図（ｂ）への変更
と同様の変更を行うことができることは明らかである。 第５図は、本発明の第４の実施例を示す図である。第
５図が、第３図（ｂ）と異なる点は、第５図では、第３
図（ｂ）のQYYL,QYYR（第５図ではQYL,QYR）に入力する
信号VYIN1′（第５図ではVY）を、定電圧源VYYと、抵抗
RYと、トランジスタQIYと定電流源IYとで、信号VYIN1か
ら発生している点のみである。よって、本例でも、第３
図（ａ）で述べた議論がそのまま成立し、選択ビット線
を切り換えて情報を読み出す時のアクセス時間及び書き
込み時間が極めて速くなる。なお、第５図で信号VYを信
号VYIN1から発生した理由は、この様にすると、VYIN1′
なる信号を外部から入力する必要がなくなるからであ
る。 第６図は、本発明の第５の実施例を示す図である。第
６図が、第４図（ａ）と異なる点は、第６図では、第４
図（ａ）になかったQYL,QYRなるトランジスタを付加し
た点のみである。よって、本例でも、第３図（ａ）で述
べた議論がそのまま成立し、選択ビット線を切り換えて
情報を読み出す時のアクセス時間及び書き込み時間が極
めて速くなる。なお、第６図でQYL,QYRなるトランジス
タを付加した理由は、この様にすると、情報読み出し時
のビット線の電位が、WE2から決まり、例えば、DI,DI′
のレベルがばらついてもビット線の電位に影響を与えな
いため、差動アンプの誤動作を防止できるからである。 第１図は、本発明の第６の実施例を示す図である。第
１図（ａ）が、第３図（ｂ）と異なる点は、第１図
（ａ）では、第３図（ｂ）のQYL,QYRに入力する信号WE
に相当する信号を、定電圧源VYYと、抵抗RYL,RYRと、ト
ランジスタQIYL,QIYRと定電流源IYL,IYRとで、信号VYIN
1及び信号DI,DI′から発生している点のみである。よっ
て、本例でも、第３図（ａ）で述べた議論がそのまま成
立し、選択ビット線を切り換えて情報を読み出す時のア
クセス時間及び書き込み時間が極めて速くなる。なお、
第１図（ａ）でQYL,QYRに入力する信号を信号VYIN1及び
信号DI,DI′から発生した理由は、この様にすると、WE
なる信号を外部から入力する必要がなくなるからであ
る。 なお、QYL,QYRのベースに連続した容量CYL,CYRは、書
き込みが終了し、QYLまたはQYRがビット線を充電する際
に発生する、ビット線のオーバーシュートを低減し、書
き込み回復時間（ライトリカバリタイム）を高速化する
ための容量である。 また、本例に示した、アドレスバッファ（ADDRESS BU
FFER）、デコーダ（DECODER）、出力回路（OUTPUT CIRR
CUIT）は周知の回路であるので、これらの回路動作に関
する説明はここでは省略する。また、本例に示した、ド
ライバ（DRIVER）の回路動作に関する説明は、例えば、
特願平01−084863号を参照されたい。なお、これらの回
路はほんの１例であり、本発明は、これらの回路に限る
ものではない。 また、本例に示した電圧値、電流値及び電流源の具体
的な回路の構成法は、ほんの一例であり、本発明はこれ
らに限るものではない。 第１図（ｂ）は、第１図（ａ）において、第４図
（ａ）から第４図（ｂ）への変更と同様の変更を行った
例を示す図である。 第１図（ｃ）が、第１図（ａ）と異なる点は、第１図
（ａ）ではVYIN信号とDI,DI′信号の電位関係でIWL,IW
R,IYL,IYRを切り換えていたのに対し、第１図（ｃ）で
はDI,DI′信号とWEの電位関係でIW,IYを切り換えている
点のみである。第１図（ｃ）の様にすると、第１図
（ａ）のIWL,IWR及びIYL,IYRをそれぞれ半分にできるの
で、低消費電力化が図れる。なお、第１図（ｃ）のWEは
定電圧でもよく、DI,DI′信号に対する差動信号でもよ
い。 なお、第３図〜第６図及び以下に述べる第７図〜第９
図においても、第１図（ａ）から第１図（ｃ）への変更
と同様の変更を行うことができることは明らかである。 第７図は、本発明の第７の実施例を示す図である。第
７図が、第１図（ａ）と異なる点は、第１図（ａ）で
は、電源電圧VEEが−5.2Vであったのに対し、第７図で
は、VEE＝−4.5Vになっている点のみである。よって、
本例でも、第３図（ａ）で述べた議論がそのまま成立
し、選択ビット線を切り換えて情報を読み出す時のアク
セス時間及び書き込み時間が極めて速くなる。 第８図は、本発明の第８の実施例を示す図である。第
８図が、第１図（ａ）と異なる点は、第８図では、第１
図（ａ）の容量CYL,CYRを取り除き、その代りに、定電
圧源VCLと、トランジスタQCLL,QCLRを設けている点のみ
である。よって、本例でも、第３図（ａ）で述べた議論
がそのまま成立し、選択ビット線を切り換えて情報を読
み出す時のアクセス時間及び書き込み時間が極めて速く
なる。なお、本例で、CYL,CYRを取り除き、その代り
に、VCLと、QCLL,QCLRを設けた理由は、情報読み出し時
のビット線の電位をQCLL,QCLRから決め、その代りに、
抵抗RYL,RYRの抵抗値を大きくしても、書き込みが終了
する際に発生する、ビット線のオーバーシュートを低減
し、書き込み回復時間（ライトリカバリタイム）を高速
化できるからである。 第９図は、本発明の第９の実施例を示す図である。第
９図が、第１図（ａ）と異なる点は、第１図（ａ）では
メモリセルのデータをそのまま出力していたのに対し、
第９図では、各ビット線毎に、メモリセルのデータと外
部からのデータを比較し、その比較結果を出力するよう
にした点のみである。よって、本例でも、第３図（ａ）
で述べた議論がそのまま成立し、書き込み時間が極めて
速くなる。なお、本例では、メモリセルのデータと外部
からのデータ（AL,AR）の排他的論理和（Exclusive O
R）をとり、その結果をDL,DRに出力するようにしてい
る。 第10図は、本発明の第10の実施例を示す図であり、第
１図及び第３図〜第９図に示すメモリセルのレイアウト
図の１例を示している。このレイアウト図の特徴は、定
電圧線VEを、ビット線BL,BRと並行に配線している点で
ある。この様にすると、以下に述べるように２つの利点
がある。 一般に、セルへ情報を書き込む時は、ビット線を高電
位または低電位にするため、ビット線の充放電を行う。
既に述べたように、この充放電をいかに高速に行うか
が、書き込み時間の高速化のポイントとなる。しかし、
ビット線の充放電を極めて高速に行うと、隣接セルのビ
ット線にカップリング容量を介して、信号が伝播する。
この信号は、隣接セルのビット線にとってはノイズとな
る。しかし、第10図のように、低電圧線VEを、隣接セル
との境界に、ビット線BL,BRと並行に配線すると、隣接
するセルのビット線は、定電圧線VEによって互いにシー
ルドされる。よって、上記カップリング・ノイズは発生
しない。これが第１の利点である。 なお、同じセルに接続されるビット線BL,BR間に定電
圧線VE（またはVC）を配線すると、BL,BR間のカップリ
ング・ノイズも防止できることは明らかである。 次に、第１図及び第３図〜第９図において、選択ワー
ド線に接続されたセルに流れるIcellは、全て定電圧線V
Eに流れ込む。よって、定電圧線VEをワード線と並行に
配線すると、選択ワード線に接続された全セルのIcell
が、１本の定電圧線VEに集中して流れる。よって、この
場合は、定電圧線VEの配線幅を、配線抵抗による電圧降
下及びエレクトロマイグレーションを保障するために、
十分大きくする必要があり、これはメモリセル面積の増
大をもたらす。これに対し、第10図のように、定電圧線
VEを、ビット線と並行に配線すると、選択ワード線に接
続されたセルのIcellは、各セルに対応するビット線と
並行に配線された定電圧線VEに分散して流れる。このた
め、定電圧線VEの配線幅を小さくでき、メモリセル面積
を小さくできる。これが第２の利点である。 なお、第１図及び第３図〜第９図において、選択ワー
ド線に接続されたセルのIcellがVCから流れるように電
位設計を行った場合、または、Ｎチャネル絶縁ゲート電
界効果形トランジスタとＰチャネル絶縁ゲート電界効果
形トランジスタとを入れ換え、NPNバイポーラ形トラン
ジスタをPNPバイポーラ形トランジスタと入れ換え、電
圧関係を全て逆にした場合は、定電圧線VCをビット線と
並行に配線すると、同様の効果が得られることは明らか
である。 第11図は、本発明の第11の実施例を示す図であり、第
１図及び第３図〜第９図に示すビット線の配線レイアウ
ト図の１例を示している。このレイアウト図の特徴は、
隣接するビット線の位置関係をセルアレーの途中で取り
換えている点である。この様にすると、既に述べたよう
に定電圧線でシールドしなくても、上記カップリング・
ノイズを低減することができる。すなわち、第11図
（ａ）では、１ペアおきにビット線の位置関係をセルア
レーの中間点で取り換えているので、カップリング・ノ
イズの大きさを約1/2にできる。また、第11図（ｂ）で
は、１ペアおきにビット線の位置関係をセルアレーの中
間点と1/4点で取り換えているので、カップリング・ノ
イズの大きさを約1/4にできる。 なお、以上の実施例では、メモリセルとしてＰチャネ
ル絶縁ゲート電界効果形トランジスタとＮチャネル絶縁
ゲート電界効果形トランジスタをクロスカップルして構
成した例を主に示しているが、本発明はこのメモリセル
に限るものではない。すなわち、例えば、上記絶縁ゲー
ト電界効果形トランジスタを、接合電界効果形トランジ
スタに取り換えたメモリでもよく、また、抵抗負荷とＮ
チャネル電界効果形トランジスタとで構成したメモリセ
ルでもよく、また、抵抗負荷とＰチャネル電界効果形ト
ランジスタとで構成したメモリセルでもよい。
る。第３図（ａ）は、半導体メモリのメモリセル及びそ
の周辺回路の回路図である。この図で、MC11〜MC22はメ
モリセル、W1,W2はワード線、BL1,BR1,BL2,BR2はビット
線、VYIN1,VYIN1′,VYIN2,VYIN2′はビット線選択信
号、WE,DI,DI′は読み書き制御信号である。また、図中
の数値は、電源または信号の電圧値の一例を示してお
り、例えば、ビット線選択信号VYIN1の−3.0/−3.4は選
択レベルが−3.0V,非選択レベルが−3.4Vであること、
読み書き制御信号WEの−0.8/−2.2は読み出しレベルが
−0.8V,書き込みレベルが−2.2Vであることを示してい
る。この図において、メモリセルMC11を選択し情報を読
み出す時は、トランジスタMTL及びMTRをオンさせるため
にワード線W1を高電位に駆動し、トランジスタQIR,QIB
L,QIBRをオンさせるためにビット線選択信号VYIN1を高
電位に駆動し、読み書き制御信号WEを高電位に、DI,D
I′を高電位に、また、ビット線の電位がWEから決まる
ようにVYIN1′を低電位に駆動する。今セルMC11内のト
ランジスタMNLがオンしているとセル電流Icellはトラン
ジスタQYLから,REL,MTL,MNLを介してVEへ流れる。よっ
て、QYLに流れる電流は、IcellとIBLとの和、すなわちI
cell＋IBLとなる。よって、QYLのベース・エミッタ間電
圧VBE（QYL）は、 VBE（GYL）＝（nkT/q）・ln〔Icell＋IBL）/Io］ ここに、 k:ボルツマン定数＝1.38×10-23J/K q:電子電荷＝1.602×10-19C n:接合電圧・電流特性の勾配係数（例えば、ｎ＝1.05） T:標準使用温度（例えば、Ｔ＝323.15K） Io:接合の逆方向飽和電流 また、抵抗RELの電圧Ｖ（REL）は、 Ｖ（REL）＝REL・（Icell＋IBL） となる。一方、QYRに流れる電流は、IBR（＝IBL）のみ
である。よって、よって、QYRのベース・エミッタ間電
圧VBE（QYR）は、 VBE（GYR）＝（nkT/q）・ln〔IBL/Io］ また、抵抗RER（＝REL）の電圧Ｖ（RER）は、 Ｖ（RER）＝REL・IBL となる。よってビット線BL1とBR1の電位差ΔVBは、 ΔVB＝VBE（QYL）＋Ｖ（REL）−VBE（QYR）−Ｖ（RER） ＝（nkT/q）・ln〔（Icell＋IBL）/IBL］＋REL・Icell ……（１） となる。今、VYIN1が高電位でQIRがオンしているので、
GRL,GRRで構成された差動アンプはアクティブ状態にな
っているので、この差動アンプは、上記電位差ΔVBを検
出し、コモンデータ線CDL,CDRにデータを出力する。一
方、非選択のビット線は、ビット線選択信号VYIN2が低
電位で、S2内のQIRがオフしているので、S2内の差動ア
ンプはアクティブ状態になっておらず、この差動アンプ
は、コモンデータ線CDL,CDRにデータを出力しない。よ
って、コモンデータ線CDL,CDRには、セルMC11のデータ
しか出力されないので、このデータを検出することでセ
ルMC11の情報を読み出せる。 次に、メモリセルMC11を選択し情報を書き込む時は、
まず、読み出し時と同様にワード線W1を高電位に駆動
し、ビット線選択信号VYIN1を高電位に、VYIN1′を低電
位に駆動する。次に、書き込み情報に応じて、読み書き
制御信号DI,DI′の何れか一方を低電位に駆動し、WEを
低電位に駆動する。今セルMC11内のトランジスタMNLが
オンしている時、DI′を低電位に駆動すると、QIWRがオ
ンし、ビット線BR1は低電位に変化する。このため、MNL
のゲート電圧が低電位となるのでMNLはオンからオフに
切り換わり、セルの情報が反転する。 ここで、本実施例において、着目すべき点が２つあ
る。 まず第１の着目点は、選択ビット線を切り換えて、情
報を読み出す時にある。すなわち、最初にセルMC11の情
報を読み出しており、次に選択ビット線を切り換えて、
セルMC12の情報を読み出すには、VYIN1を低電位に、VYI
N1′を高電位に駆動し、VYIN2を高電位に、VYIN2′を低
電位に駆動する。この時、S1内のQIRがオンからオフ
に、S2内のQIRがオフからオンに切り換わる。よって、S
1内の差動アンプは非アクティブ状態に、S2内の差動ア
ンプはアクティブ状態になり、コモンデータ線CDL,CDR
には、セルMC12のデータが出力される。ここで、着目す
べき点は、一般にバイポーラ形トランジスタのスイッチ
ング時間が、0.5ns程度と速いため、差動アンプがアク
ティブ状態に切り換わるのに極めて短い時間しか要しな
いので、選択ビット線を切り換えて情報を読み出す時の
アクセス時間が極めて速くなるということである。 次に、第２の着目点は、情報書き込み時にある。すな
わち、メモリセルMC11を選択し情報を書き込む時は、先
に述べたように、書き込み情報に応じて、ビット線BL1
またはBR1の何れか一方を放電し、ビット線の電位を低
電位に駆動する必要がある。このため、書き込み時に
は、読み書き制御信号DIまたはDI′を低電位にし、QIWL
またはQIWRをオフからオンに切り換える。ここで、着目
すべき点は、バイポーラ形トランジスタのスイッチング
時間が、0.5ns程度と速いため、ビット線を放電し、ビ
ット線の電位を低電位に駆動するのに極めて短い時間し
か要しないので、書き込み時間が極めて速くなるという
ことである。 さらに、本実施例では、差動アンプまたはビット線に
供給する電流を定電流源（IRまたはIWL,IWR）で発生し
ている。この様に、差動アンプを駆動する電流を一定に
すると、CLD,CDRの放電時間を一定にでき、アクセス時
間のばらつきを低減できるのみならず、CDL,CDRに流れ
るデータ電流が一定ならば、このデータを安定に検出で
きるという長所がある。また、ビット線に供給する電流
を一定にすると、ビット線の放電時間を一定にでき、書
き込み時間のばらつきも低減できるという長所がある。 また、IBL（＝IBR）またはREL（＝RER）は、（１）式
に示すように、ビット線BL1とBR1の電位差ΔVBを決める
ための設計パラメータであり、設計次第で如何様な値に
しても良く、例えば、IBL＝IBR＝０またはREL＝RER＝０
としてもよい。また、このことは以下の実施例でも同様
である。 第３図（ｂ）は、本発明の第２の実施例を示す図であ
る。第３図（ｂ）が、第３図（ａ）と異なる点は、第３
図（ｂ）では、第３図（ａ）のQIBL,QIBRを取り除き、
定電流源IBL,IBRを直接ビット線に接続している点のみ
である。よって、本例でも、第３図（ａ）で述べた議論
がそのまま成立し、選択ビット線を切り換えて情報を読
み出す時のアクセス時間及び書き込み時間が極めて速く
なる。なお、第３図（ｂ）で定電流源IBL,IBRを直接ビ
ット線に接続した理由は、この様にすると、VYIN1,VYIN
2の駆動するトランジスタの数が低減されるので、選択
ビット線を切り換えて情報を読み出す時のアクセス時間
を、さらに高速化できるからである。 第４図は、本発明の第３の実施例を示す図である。第
４図（ａ）が、第３図（ｂ）と異なる点は、読み書き制
御信号WEとDI,DI′の入力位置を取り換えた点のみであ
る。また、第４図（ｂ）が、第４図（ａ）と異なる点
は、第４図（ａ）ではQWL,QWRのベースにWE信号を入力
していたのに対し、第４図（ｂ）ではQWL,QWRのベース
に定電圧VWREFを印加し、その代りに、QIWL,QIWRのベー
スにビット線選択信号VYINと読み書き制御信号WEとで論
理計算を行った結果の信号を入力している点のみであ
る。よって、本例でも、第３図（ａ）で述べた議論がそ
のまま成立し、選択ビット線を切り換えて情報を読み出
す時のアクセス時間及び書き込み時間が極めて速くな
る。 なお、第３図及び以下に述べる第１図、第５図〜第９
図においても、第４図（ａ）から第４図（ｂ）への変更
と同様の変更を行うことができることは明らかである。 第５図は、本発明の第４の実施例を示す図である。第
５図が、第３図（ｂ）と異なる点は、第５図では、第３
図（ｂ）のQYYL,QYYR（第５図ではQYL,QYR）に入力する
信号VYIN1′（第５図ではVY）を、定電圧源VYYと、抵抗
RYと、トランジスタQIYと定電流源IYとで、信号VYIN1か
ら発生している点のみである。よって、本例でも、第３
図（ａ）で述べた議論がそのまま成立し、選択ビット線
を切り換えて情報を読み出す時のアクセス時間及び書き
込み時間が極めて速くなる。なお、第５図で信号VYを信
号VYIN1から発生した理由は、この様にすると、VYIN1′
なる信号を外部から入力する必要がなくなるからであ
る。 第６図は、本発明の第５の実施例を示す図である。第
６図が、第４図（ａ）と異なる点は、第６図では、第４
図（ａ）になかったQYL,QYRなるトランジスタを付加し
た点のみである。よって、本例でも、第３図（ａ）で述
べた議論がそのまま成立し、選択ビット線を切り換えて
情報を読み出す時のアクセス時間及び書き込み時間が極
めて速くなる。なお、第６図でQYL,QYRなるトランジス
タを付加した理由は、この様にすると、情報読み出し時
のビット線の電位が、WE2から決まり、例えば、DI,DI′
のレベルがばらついてもビット線の電位に影響を与えな
いため、差動アンプの誤動作を防止できるからである。 第１図は、本発明の第６の実施例を示す図である。第
１図（ａ）が、第３図（ｂ）と異なる点は、第１図
（ａ）では、第３図（ｂ）のQYL,QYRに入力する信号WE
に相当する信号を、定電圧源VYYと、抵抗RYL,RYRと、ト
ランジスタQIYL,QIYRと定電流源IYL,IYRとで、信号VYIN
1及び信号DI,DI′から発生している点のみである。よっ
て、本例でも、第３図（ａ）で述べた議論がそのまま成
立し、選択ビット線を切り換えて情報を読み出す時のア
クセス時間及び書き込み時間が極めて速くなる。なお、
第１図（ａ）でQYL,QYRに入力する信号を信号VYIN1及び
信号DI,DI′から発生した理由は、この様にすると、WE
なる信号を外部から入力する必要がなくなるからであ
る。 なお、QYL,QYRのベースに連続した容量CYL,CYRは、書
き込みが終了し、QYLまたはQYRがビット線を充電する際
に発生する、ビット線のオーバーシュートを低減し、書
き込み回復時間（ライトリカバリタイム）を高速化する
ための容量である。 また、本例に示した、アドレスバッファ（ADDRESS BU
FFER）、デコーダ（DECODER）、出力回路（OUTPUT CIRR
CUIT）は周知の回路であるので、これらの回路動作に関
する説明はここでは省略する。また、本例に示した、ド
ライバ（DRIVER）の回路動作に関する説明は、例えば、
特願平01−084863号を参照されたい。なお、これらの回
路はほんの１例であり、本発明は、これらの回路に限る
ものではない。 また、本例に示した電圧値、電流値及び電流源の具体
的な回路の構成法は、ほんの一例であり、本発明はこれ
らに限るものではない。 第１図（ｂ）は、第１図（ａ）において、第４図
（ａ）から第４図（ｂ）への変更と同様の変更を行った
例を示す図である。 第１図（ｃ）が、第１図（ａ）と異なる点は、第１図
（ａ）ではVYIN信号とDI,DI′信号の電位関係でIWL,IW
R,IYL,IYRを切り換えていたのに対し、第１図（ｃ）で
はDI,DI′信号とWEの電位関係でIW,IYを切り換えている
点のみである。第１図（ｃ）の様にすると、第１図
（ａ）のIWL,IWR及びIYL,IYRをそれぞれ半分にできるの
で、低消費電力化が図れる。なお、第１図（ｃ）のWEは
定電圧でもよく、DI,DI′信号に対する差動信号でもよ
い。 なお、第３図〜第６図及び以下に述べる第７図〜第９
図においても、第１図（ａ）から第１図（ｃ）への変更
と同様の変更を行うことができることは明らかである。 第７図は、本発明の第７の実施例を示す図である。第
７図が、第１図（ａ）と異なる点は、第１図（ａ）で
は、電源電圧VEEが−5.2Vであったのに対し、第７図で
は、VEE＝−4.5Vになっている点のみである。よって、
本例でも、第３図（ａ）で述べた議論がそのまま成立
し、選択ビット線を切り換えて情報を読み出す時のアク
セス時間及び書き込み時間が極めて速くなる。 第８図は、本発明の第８の実施例を示す図である。第
８図が、第１図（ａ）と異なる点は、第８図では、第１
図（ａ）の容量CYL,CYRを取り除き、その代りに、定電
圧源VCLと、トランジスタQCLL,QCLRを設けている点のみ
である。よって、本例でも、第３図（ａ）で述べた議論
がそのまま成立し、選択ビット線を切り換えて情報を読
み出す時のアクセス時間及び書き込み時間が極めて速く
なる。なお、本例で、CYL,CYRを取り除き、その代り
に、VCLと、QCLL,QCLRを設けた理由は、情報読み出し時
のビット線の電位をQCLL,QCLRから決め、その代りに、
抵抗RYL,RYRの抵抗値を大きくしても、書き込みが終了
する際に発生する、ビット線のオーバーシュートを低減
し、書き込み回復時間（ライトリカバリタイム）を高速
化できるからである。 第９図は、本発明の第９の実施例を示す図である。第
９図が、第１図（ａ）と異なる点は、第１図（ａ）では
メモリセルのデータをそのまま出力していたのに対し、
第９図では、各ビット線毎に、メモリセルのデータと外
部からのデータを比較し、その比較結果を出力するよう
にした点のみである。よって、本例でも、第３図（ａ）
で述べた議論がそのまま成立し、書き込み時間が極めて
速くなる。なお、本例では、メモリセルのデータと外部
からのデータ（AL,AR）の排他的論理和（Exclusive O
R）をとり、その結果をDL,DRに出力するようにしてい
る。 第10図は、本発明の第10の実施例を示す図であり、第
１図及び第３図〜第９図に示すメモリセルのレイアウト
図の１例を示している。このレイアウト図の特徴は、定
電圧線VEを、ビット線BL,BRと並行に配線している点で
ある。この様にすると、以下に述べるように２つの利点
がある。 一般に、セルへ情報を書き込む時は、ビット線を高電
位または低電位にするため、ビット線の充放電を行う。
既に述べたように、この充放電をいかに高速に行うか
が、書き込み時間の高速化のポイントとなる。しかし、
ビット線の充放電を極めて高速に行うと、隣接セルのビ
ット線にカップリング容量を介して、信号が伝播する。
この信号は、隣接セルのビット線にとってはノイズとな
る。しかし、第10図のように、低電圧線VEを、隣接セル
との境界に、ビット線BL,BRと並行に配線すると、隣接
するセルのビット線は、定電圧線VEによって互いにシー
ルドされる。よって、上記カップリング・ノイズは発生
しない。これが第１の利点である。 なお、同じセルに接続されるビット線BL,BR間に定電
圧線VE（またはVC）を配線すると、BL,BR間のカップリ
ング・ノイズも防止できることは明らかである。 次に、第１図及び第３図〜第９図において、選択ワー
ド線に接続されたセルに流れるIcellは、全て定電圧線V
Eに流れ込む。よって、定電圧線VEをワード線と並行に
配線すると、選択ワード線に接続された全セルのIcell
が、１本の定電圧線VEに集中して流れる。よって、この
場合は、定電圧線VEの配線幅を、配線抵抗による電圧降
下及びエレクトロマイグレーションを保障するために、
十分大きくする必要があり、これはメモリセル面積の増
大をもたらす。これに対し、第10図のように、定電圧線
VEを、ビット線と並行に配線すると、選択ワード線に接
続されたセルのIcellは、各セルに対応するビット線と
並行に配線された定電圧線VEに分散して流れる。このた
め、定電圧線VEの配線幅を小さくでき、メモリセル面積
を小さくできる。これが第２の利点である。 なお、第１図及び第３図〜第９図において、選択ワー
ド線に接続されたセルのIcellがVCから流れるように電
位設計を行った場合、または、Ｎチャネル絶縁ゲート電
界効果形トランジスタとＰチャネル絶縁ゲート電界効果
形トランジスタとを入れ換え、NPNバイポーラ形トラン
ジスタをPNPバイポーラ形トランジスタと入れ換え、電
圧関係を全て逆にした場合は、定電圧線VCをビット線と
並行に配線すると、同様の効果が得られることは明らか
である。 第11図は、本発明の第11の実施例を示す図であり、第
１図及び第３図〜第９図に示すビット線の配線レイアウ
ト図の１例を示している。このレイアウト図の特徴は、
隣接するビット線の位置関係をセルアレーの途中で取り
換えている点である。この様にすると、既に述べたよう
に定電圧線でシールドしなくても、上記カップリング・
ノイズを低減することができる。すなわち、第11図
（ａ）では、１ペアおきにビット線の位置関係をセルア
レーの中間点で取り換えているので、カップリング・ノ
イズの大きさを約1/2にできる。また、第11図（ｂ）で
は、１ペアおきにビット線の位置関係をセルアレーの中
間点と1/4点で取り換えているので、カップリング・ノ
イズの大きさを約1/4にできる。 なお、以上の実施例では、メモリセルとしてＰチャネ
ル絶縁ゲート電界効果形トランジスタとＮチャネル絶縁
ゲート電界効果形トランジスタをクロスカップルして構
成した例を主に示しているが、本発明はこのメモリセル
に限るものではない。すなわち、例えば、上記絶縁ゲー
ト電界効果形トランジスタを、接合電界効果形トランジ
スタに取り換えたメモリでもよく、また、抵抗負荷とＮ
チャネル電界効果形トランジスタとで構成したメモリセ
ルでもよく、また、抵抗負荷とＰチャネル電界効果形ト
ランジスタとで構成したメモリセルでもよい。
以上述べてきたように、本発明を用いると、選択ビッ
ト線を切り換えて情報を読み出す時のアクセス時間及び
書き込み時間を極めて高速化できる。
ト線を切り換えて情報を読み出す時のアクセス時間及び
書き込み時間を極めて高速化できる。
第１図は本発明の第６の実施例を示す回路図、 第２図は従来例を示す回路図、 第３図は本発明の第1,2の実施例を示す回路図、 第４図は本発明の第３の実施例を示す回路図、 第５図は本発明の第４の実施例を示す回路図、 第６図は本発明の第５の実施例を示す回路図、 第７図は本発明の第７の実施例を示す回路図、 第８図は本発明の第８の実施例を示す回路図、 第９図は本発明の第９の実施例を示す回路図、 第10図は本発明の第10の実施例を示すメモリセルのレイ
アウト図、 第11図は本発明の第11の実施例を示すビット線の配線レ
イアウト図である。 符号の説明 MC11〜MC22……メモリセル、 W1,W2……ワード線、 BL1,BR1,BL2,BR2……ビット線、 VYIN1,VYIN2……ビット線選択信号。
アウト図、 第11図は本発明の第11の実施例を示すビット線の配線レ
イアウト図である。 符号の説明 MC11〜MC22……メモリセル、 W1,W2……ワード線、 BL1,BR1,BL2,BR2……ビット線、 VYIN1,VYIN2……ビット線選択信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 樋口 久幸 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭59−56286（ＪＰ，Ａ) 特開 昭64−73595（ＪＰ，Ａ) 特開 昭57−179990（ＪＰ，Ａ) 特開 昭57−164489（ＪＰ，Ａ) 特開 昭58−56284（ＪＰ，Ａ) 特開 昭62−51096（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/414 G11C 11/417
Claims (9)
- 【請求項１】複数のワード線と、 複数のビット線対と、 電界効果トランジスタで構成されたフリップフロップを
有し上記ワード線とビット線対に結合されたメモリセル
と、 上記ビット線対にベースが結合された第１のバイポーラ
トランジスタと、 上記ビット線対にエミッタが結合された第２のバイポー
ラトランジスタと、 上記ビット線対にコレクタが結合された第３のバイポー
ラトランジスタとを有し、 上記第１のバイポーラトランジスタは上記ビット線対に
結合されたメモリセルの情報を、ベースに入力される信
号に基づいてコレクタから出力し、 上記第２のバイポーラトランジスタは、ベースに入力さ
れる信号に基づいて上記結合されたビット線対の電位を
制御し、 上記第３のバイポーラトランジスタは、ベースに入力さ
れる信号に基づいて上記結合されたビット線対の電位を
制御し、 上記第３のバイポーラトランジスタのベースに入力され
る信号の最低電位は、上記メモリセルに印加される負側
電位より低く設定されてなり、 上記第３のバイポーラトランジスタは、それが結合され
ているビット線対の間に結合されるメモリセルへのデー
タの書き込み時のみ、そのコレクタが結合されているビ
ット線に電流を供給することを特徴とする半導体メモ
リ。 - 【請求項２】第４のバイポーラトランジスタを有し、 前記第１のバイポーラトランジスタのエミッタは上記第
４のバイポーラトランジスタのコレクタに接続され、 上記第４のバイポーラトランジスタのベースに供給され
る信号に応じて上記第１のバイポーラトランジスタに電
流が供給されることを特徴とする請求項１記載の半導体
メモリ。 - 【請求項３】第１の定電流源が前記第４のバイポーラト
ランジスタのエミッタに接続され、第２の定電流源が上
記第３のトランジスタのエミッタに接続されることを特
徴とする請求項２記載の半導体メモリ。 - 【請求項４】第３の定電流源がそれぞれのビット線に接
続されることを特徴とする請求項１ないし３のうちのい
ずれかに記載の半導体メモリ。 - 【請求項５】複数のキャパシタを有し、該キャパシタの
第１の電極は第２のバイポーラトランジスタのベースに
接続され、第２の電極は定電位に接続されることを特徴
とする請求項１ないし４のうちのいずれかに記載の半導
体メモリ。 - 【請求項６】第５のバイポーラトランジスタを有し、該
第５のバイポーラトランジスタのエミッタは第２のバイ
ポーラトランジスタのベースに接続され、該第５のバイ
ポーラトランジスタのベースは定電位に接続されること
を特徴とする請求項１ないし５のうちのいずれかに記載
の半導体メモリ。 - 【請求項７】隣接するビット線の位置関係をセルアレイ
の途中で取り替えたことを特徴とする請求項１ないし６
のうちのいずれかに記載の半導体メモリ。 - 【請求項８】二つの定電位線を有し、該定電位線は上記
メモリセルに接続されて定電圧を供給し、少なくとも一
つの定電位線は前記ビット線と並行に配置されることを
特徴とする請求項１ないし７のうちのいずれかに記載の
半導体メモリ。 - 【請求項９】前記第２及び第３のバイポーラトランジス
タのベースに供給される信号の少なくとも一つは、ビッ
ト線選択信号と、読み書き制御信号と、書き込みデータ
信号とのうち、少なくとも２つの信号で論理計算を行っ
た結果の信号であることを特徴とする請求項１ないし８
のうちのいずれかに記載の半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210083A JP2834203B2 (ja) | 1989-08-16 | 1989-08-16 | 半導体メモリ |
| KR1019900004612A KR0167550B1 (ko) | 1989-04-05 | 1990-04-04 | 반도체메모리 |
| US07/845,557 US5255225A (en) | 1989-04-05 | 1992-03-04 | Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit |
| US08/053,330 US5398201A (en) | 1989-04-05 | 1993-04-28 | Bit-line drive circuit for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210083A JP2834203B2 (ja) | 1989-08-16 | 1989-08-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376096A JPH0376096A (ja) | 1991-04-02 |
| JP2834203B2 true JP2834203B2 (ja) | 1998-12-09 |
Family
ID=16583538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210083A Expired - Fee Related JP2834203B2 (ja) | 1989-04-05 | 1989-08-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834203B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3257860B2 (ja) * | 1993-05-17 | 2002-02-18 | 株式会社日立製作所 | 半導体メモリ装置 |
-
1989
- 1989-08-16 JP JP1210083A patent/JP2834203B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376096A (ja) | 1991-04-02 |
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