JPH06196637A - 保持形ｂｉｃｍｏｓ感知増幅器を有するメモリ - Google Patents
保持形ｂｉｃｍｏｓ感知増幅器を有するメモリInfo
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- JPH06196637A JPH06196637A JP5267772A JP26777293A JPH06196637A JP H06196637 A JPH06196637 A JP H06196637A JP 5267772 A JP5267772 A JP 5267772A JP 26777293 A JP26777293 A JP 26777293A JP H06196637 A JPH06196637 A JP H06196637A
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Abstract
(57)【要約】
【目的】 ワーク・ステーションのための高速動作と電
池駆動型コンピュータのための低電力消費を同時に実現
する、保持形ＢＩＣＭＯＳ感知増幅器を有するメモリを
提供する。 【構成】 保持形ＢＩＣＭＯＳ感知増幅器（２０）を有
するメモリ（８０）に、低電力データ保持モードを備え
た。この持続形ＢＩＣＭＯＳ感知増幅器（２０）は、選
択されたメモリ・セル（８５）からのデータに対応する
差データ信号を感知し、増幅するものである。ラッチ
（３５）が、クロック信号に応答して、一時的にこの差
データ信号の論理状態を保持する。低電力データ保持モ
ードは、出力イネーブル信号に応答する選択可能電流源
（６６−７５）を利用することによって、設けられてい
る。保持形ＢＩＣＭＯＳ感知増幅器（２０）は、高速動
作を可能とし、しかもラッチした状態で消費電力の低減
を実現するものである。
池駆動型コンピュータのための低電力消費を同時に実現
する、保持形ＢＩＣＭＯＳ感知増幅器を有するメモリを
提供する。 【構成】 保持形ＢＩＣＭＯＳ感知増幅器（２０）を有
するメモリ（８０）に、低電力データ保持モードを備え
た。この持続形ＢＩＣＭＯＳ感知増幅器（２０）は、選
択されたメモリ・セル（８５）からのデータに対応する
差データ信号を感知し、増幅するものである。ラッチ
（３５）が、クロック信号に応答して、一時的にこの差
データ信号の論理状態を保持する。低電力データ保持モ
ードは、出力イネーブル信号に応答する選択可能電流源
（６６−７５）を利用することによって、設けられてい
る。保持形ＢＩＣＭＯＳ感知増幅器（２０）は、高速動
作を可能とし、しかもラッチした状態で消費電力の低減
を実現するものである。
Description
【０００１】
【産業上の利用分野】本発明は一般的にメモリに関し、
特に、保持形ＢＩＣＭＯＳ感知増幅器を有するメモリに
関するものである。
特に、保持形ＢＩＣＭＯＳ感知増幅器を有するメモリに
関するものである。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）のような集積回路メモリは、一般的
に、複数の行および列に構成されたメモリ・セル・アレ
イとして、実現される。同期ＳＲＡＭメモリは、メモリ
のタイミングを制御するためのクロック信号を受け取
り、同期メモリの速度は、そのクロック周波数によって
固定される。同期メモリは、マイクロプロセッサ用デー
タ・キャッシュとして用いられることが多い。データ・
キャッシュは、マイクロコンピュータが用いる可能性が
最も高いデータを、比較的小さく非常に高速のメモリ・
アレイに記憶しておくことによって、当該マイクロプロ
セッサの性能を向上させるものである。データ・キャッ
シュにおいては、非常に高速で、高周波数による動作が
必須である。したがって、今日のデータ・キャッシュ
は、ＢＩＣＭＯＳ技術を用いた同期ＳＲＡＭで設計され
ている。ＢＩＣＭＯＳ回路は、バイポーラ・トランジス
タを、同一集積回路上でＣＭＯＳ（相補型金属酸化物半
導体）トランジスタと組み合せたものである。一般的
に、バイポーラ・トランジスタには、高速で高駆動容量
という利点があり、一方ＣＭＯＳトランジスタには低消
費電力という利点がある。
モリ（ＳＲＡＭ）のような集積回路メモリは、一般的
に、複数の行および列に構成されたメモリ・セル・アレ
イとして、実現される。同期ＳＲＡＭメモリは、メモリ
のタイミングを制御するためのクロック信号を受け取
り、同期メモリの速度は、そのクロック周波数によって
固定される。同期メモリは、マイクロプロセッサ用デー
タ・キャッシュとして用いられることが多い。データ・
キャッシュは、マイクロコンピュータが用いる可能性が
最も高いデータを、比較的小さく非常に高速のメモリ・
アレイに記憶しておくことによって、当該マイクロプロ
セッサの性能を向上させるものである。データ・キャッ
シュにおいては、非常に高速で、高周波数による動作が
必須である。したがって、今日のデータ・キャッシュ
は、ＢＩＣＭＯＳ技術を用いた同期ＳＲＡＭで設計され
ている。ＢＩＣＭＯＳ回路は、バイポーラ・トランジス
タを、同一集積回路上でＣＭＯＳ（相補型金属酸化物半
導体）トランジスタと組み合せたものである。一般的
に、バイポーラ・トランジスタには、高速で高駆動容量
という利点があり、一方ＣＭＯＳトランジスタには低消
費電力という利点がある。
【０００３】同期メモリのリードサイクル中、一対の相
補ビット線が、データビットを、差電圧として第１感知
増幅器に伝達する。第１感知増幅器は、比較的小さな差
電圧を検出しかつ増幅して、それをリード・グローバル
・データ線を介して、メモリのデータ出力段に伝達す
る。リード・グローバル・データ線は、データをマルチ
プレクサおよびクロック制御型ラッチに供給し、ここ
で、別の感知増幅器に向けられる。この感知増幅器は、
時々最終感知増幅器と呼ばれている。次に、レベル変換
器が、最終感知増幅器によって供給されたデータを、Ｃ
ＭＯＳレベルに変換し、クロック制御型ＣＭＯＳラッチ
が、タイミングを取るために一時的にデータを保持す
る。次に、データは、ＣＭＯＳレベル出力以外の出力信
号が望ましい場合は、再びレベル変換を受ける。最後
に、高駆動容量を有する出力バッファが、レベル変換器
からのデータを受け取り、それをシングルエンド形デー
タとして、データ出力パッドに供給する。
補ビット線が、データビットを、差電圧として第１感知
増幅器に伝達する。第１感知増幅器は、比較的小さな差
電圧を検出しかつ増幅して、それをリード・グローバル
・データ線を介して、メモリのデータ出力段に伝達す
る。リード・グローバル・データ線は、データをマルチ
プレクサおよびクロック制御型ラッチに供給し、ここ
で、別の感知増幅器に向けられる。この感知増幅器は、
時々最終感知増幅器と呼ばれている。次に、レベル変換
器が、最終感知増幅器によって供給されたデータを、Ｃ
ＭＯＳレベルに変換し、クロック制御型ＣＭＯＳラッチ
が、タイミングを取るために一時的にデータを保持す
る。次に、データは、ＣＭＯＳレベル出力以外の出力信
号が望ましい場合は、再びレベル変換を受ける。最後
に、高駆動容量を有する出力バッファが、レベル変換器
からのデータを受け取り、それをシングルエンド形デー
タとして、データ出力パッドに供給する。
【０００４】
【発明が解決しようとする課題】同期メモリのクロック
制御型回路は、その比較的低い電力消費のために、一般
的にＣＭＯＳトランジスタを用いて実施される。しかし
ながら、ＣＭＯＳ論理回路は、今日の高性能ワーク・ス
テーションのような高速を要求する用途には、余りに遅
すぎる。また、ＣＭＯＳ論理レベルへの、またはＣＭＯ
Ｓ論理レベルからの、論理レベル変換を行うことに起因
する更なるゲート遅れが、サイクル・タイムを低下させ
ると共に、集積回路上に余分に領域を必要とする。ＣＯ
ＭＳ論理回路に対して、ＢＩＣＭＯＳ論理回路は、ワー
ク・ステーションのような用途のために、高速処理をも
たらすのであるが、電池給電型コンピュータのような、
ある用途にとっては余りに電力を消費し過ぎるのであ
る。
制御型回路は、その比較的低い電力消費のために、一般
的にＣＭＯＳトランジスタを用いて実施される。しかし
ながら、ＣＭＯＳ論理回路は、今日の高性能ワーク・ス
テーションのような高速を要求する用途には、余りに遅
すぎる。また、ＣＭＯＳ論理レベルへの、またはＣＭＯ
Ｓ論理レベルからの、論理レベル変換を行うことに起因
する更なるゲート遅れが、サイクル・タイムを低下させ
ると共に、集積回路上に余分に領域を必要とする。ＣＯ
ＭＳ論理回路に対して、ＢＩＣＭＯＳ論理回路は、ワー
ク・ステーションのような用途のために、高速処理をも
たらすのであるが、電池給電型コンピュータのような、
ある用途にとっては余りに電力を消費し過ぎるのであ
る。
【０００５】
【課題を解決するための手段】したがって、ワード線お
よびビット線対に結合されている複数のメモリ・セルを
有するメモリが、一形態として、提供される。各メモリ
・セルは、それが結合されているワード線がイネーブル
された時、それが結合されているビット線対からデータ
を受け取る。データ出力マルチプレクサが、選択された
ビット線対からのデータに対応する差データ信号を受け
取り、第１および第２データ信号を供給する。第１およ
び第２抵抗器を有する差動増幅器と、第１および第２バ
イポーラ・トランジスタから成る、差動増幅器が設けら
れる。前記第１抵抗器は、第１電源電圧端子と第１バイ
ポーラ・トランジスタとの間に結合される。前記第２抵
抗器は、第１電源電圧端子と、第２バイポーラ・トラン
ジスタのコレクタとの間に結合される。前記差動増幅器
は、前記第１および第２データ信号を受け取り、それに
応答して第３および第４データ信号を供給する。ラッチ
が、クロック信号の第１論理状態から第２論理状態への
遷移に応答して、これら第３および第４データ信号を、
第２および第１バイポーラ・トランジスタの各々のベー
スにフィードバックする。クロック信号が第１論理状態
から第２論理状態に遷移する時に、複数の転送ゲートに
よって、前記差動増幅器が前記第１および第２データ信
号を受け取るのが防止される。これらおよびその他の特
徴および利点は、添付図面に関連して記載された以下の
詳細な説明からより明確に理解されよう。
よびビット線対に結合されている複数のメモリ・セルを
有するメモリが、一形態として、提供される。各メモリ
・セルは、それが結合されているワード線がイネーブル
された時、それが結合されているビット線対からデータ
を受け取る。データ出力マルチプレクサが、選択された
ビット線対からのデータに対応する差データ信号を受け
取り、第１および第２データ信号を供給する。第１およ
び第２抵抗器を有する差動増幅器と、第１および第２バ
イポーラ・トランジスタから成る、差動増幅器が設けら
れる。前記第１抵抗器は、第１電源電圧端子と第１バイ
ポーラ・トランジスタとの間に結合される。前記第２抵
抗器は、第１電源電圧端子と、第２バイポーラ・トラン
ジスタのコレクタとの間に結合される。前記差動増幅器
は、前記第１および第２データ信号を受け取り、それに
応答して第３および第４データ信号を供給する。ラッチ
が、クロック信号の第１論理状態から第２論理状態への
遷移に応答して、これら第３および第４データ信号を、
第２および第１バイポーラ・トランジスタの各々のベー
スにフィードバックする。クロック信号が第１論理状態
から第２論理状態に遷移する時に、複数の転送ゲートに
よって、前記差動増幅器が前記第１および第２データ信
号を受け取るのが防止される。これらおよびその他の特
徴および利点は、添付図面に関連して記載された以下の
詳細な説明からより明確に理解されよう。
【０００６】
【実施例】図１は、本発明による保持形ＢＩＣＭＯＳ感
知増幅器２０を、一部概略図形状でそして一部論理図形
状で示したものである。持続形ＢＩＣＭＯＳ感知増幅器
２０は、差動増幅器２５、ラッチ３５、エミッタ−ホロ
ワＮＰＮバイポーラ・トランジスタ２８，２９、反転器
３６，３７，３８、転送ゲート４０，４３，５２、コン
デンサ接続されているＮ−チャンネル・トランジスタ５
６，５７、ならびにＮ−チャンネル・トランジスタ６１
−７５を備える。作動増幅器２５は、抵抗器２１，２
２，２３，２４、ＮＰＮバイポーラ・トランジスタ２
６，２７、並びにＮ−チャンネル・トランジスタ６３，
７０，７１を備える。ラッチ３５は、ＮＰＮバイポーラ
・トランジスタ３１，３２，３３，３４と、転送ゲート
４６，４９とを備える。転送ゲート４０は、Ｎ−チャン
ネル・トランジスタ４１と、Ｐ−チャンネル・トランジ
スタ４２とを備える。転送ゲート４３は、Ｎ−チャンネ
ル・トランジスタ４４と、Ｐ−チャンネル・トランジス
タ４５とを備える。転送ゲート４６は、Ｐ−チャンネル
・トランジスタ４７と、Ｎ−チャンネル・トランジスタ
４８とを備える。転送ゲート４９は、Ｐ−チャンネル・
トランジスタ５０と、Ｎ−チャンネル・トランジスタ５
１とを備える。転送ゲート５２は、Ｎ−チャンネル・ト
ランジスタ５３と、Ｐ−チャンネル・トランジスタ５４
とを備える。
知増幅器２０を、一部概略図形状でそして一部論理図形
状で示したものである。持続形ＢＩＣＭＯＳ感知増幅器
２０は、差動増幅器２５、ラッチ３５、エミッタ−ホロ
ワＮＰＮバイポーラ・トランジスタ２８，２９、反転器
３６，３７，３８、転送ゲート４０，４３，５２、コン
デンサ接続されているＮ−チャンネル・トランジスタ５
６，５７、ならびにＮ−チャンネル・トランジスタ６１
−７５を備える。作動増幅器２５は、抵抗器２１，２
２，２３，２４、ＮＰＮバイポーラ・トランジスタ２
６，２７、並びにＮ−チャンネル・トランジスタ６３，
７０，７１を備える。ラッチ３５は、ＮＰＮバイポーラ
・トランジスタ３１，３２，３３，３４と、転送ゲート
４６，４９とを備える。転送ゲート４０は、Ｎ−チャン
ネル・トランジスタ４１と、Ｐ−チャンネル・トランジ
スタ４２とを備える。転送ゲート４３は、Ｎ−チャンネ
ル・トランジスタ４４と、Ｐ−チャンネル・トランジス
タ４５とを備える。転送ゲート４６は、Ｐ−チャンネル
・トランジスタ４７と、Ｎ−チャンネル・トランジスタ
４８とを備える。転送ゲート４９は、Ｐ−チャンネル・
トランジスタ５０と、Ｎ−チャンネル・トランジスタ５
１とを備える。転送ゲート５２は、Ｎ−チャンネル・ト
ランジスタ５３と、Ｐ−チャンネル・トランジスタ５４
とを備える。
【０００７】抵抗器２１の第１端子は、「ＶDD」と命名
された正電源電圧端子に接続されており、第２端子はノ
ード１０３に接続されている。抵抗器２２の第１端子は
ＶDDに接続されており、第２端子はノード１０４に接続
される。抵抗器２３は、抵抗器２１の第２端子にノード
１０３において接続される第１端子と、第２端子とを有
する。抵抗器２４は、抵抗器２２の第２端子に接続され
る第１端子と、第２端子とを有する。ＮＰＮトランジス
タ２６は、抵抗器２３の第２端子に接続されるコレクタ
と、ノード１０２に接続されるベースと、エミッタとを
有する。ＮＰＮトランジスタ２７は、抵抗器２４の第２
端子に接続されるコレクタと、ノード１０１に接続され
るベースと、ＮＰＮトランジスタ２６のエミッタに接続
されるエミッタとを有する。Ｎ−チャンネル・トランジ
スタ６３は、ＮＰＮトランジスタ２６，２７のエミッタ
に接続されるドレインと、「ＯＥ」と命名された出力イ
ネーブル信号を受け取るゲートと、ソースとを有する。
Ｎ−チャンネル・トランジスタ７０は、Ｎ−チャンネル
・トランジスタ６３のソースに接続されるドレインと、
「ＮBIAS」と命名されたバイアス電圧を受け取るゲート
と、「ＶSS」と命名された負電源電圧端子に接続されて
いるソースとを有する。Ｎ−チャンネル・トランジスタ
７１は、Ｎ−チャンネル・トランジスタ６３のドレイン
に接続されるドレインと、バイアス電圧ＮBIASを受け取
るゲートと、ＶSSに接続されるソースとを有する。好適
実施例では、ＶDDは、約５．０ボルトに等しい外部電源
電圧を受け取り、ＶSSはグラウンドに接続されている。
他の実施例では、他の電源電圧を用いることもできる。
された正電源電圧端子に接続されており、第２端子はノ
ード１０３に接続されている。抵抗器２２の第１端子は
ＶDDに接続されており、第２端子はノード１０４に接続
される。抵抗器２３は、抵抗器２１の第２端子にノード
１０３において接続される第１端子と、第２端子とを有
する。抵抗器２４は、抵抗器２２の第２端子に接続され
る第１端子と、第２端子とを有する。ＮＰＮトランジス
タ２６は、抵抗器２３の第２端子に接続されるコレクタ
と、ノード１０２に接続されるベースと、エミッタとを
有する。ＮＰＮトランジスタ２７は、抵抗器２４の第２
端子に接続されるコレクタと、ノード１０１に接続され
るベースと、ＮＰＮトランジスタ２６のエミッタに接続
されるエミッタとを有する。Ｎ−チャンネル・トランジ
スタ６３は、ＮＰＮトランジスタ２６，２７のエミッタ
に接続されるドレインと、「ＯＥ」と命名された出力イ
ネーブル信号を受け取るゲートと、ソースとを有する。
Ｎ−チャンネル・トランジスタ７０は、Ｎ−チャンネル
・トランジスタ６３のソースに接続されるドレインと、
「ＮBIAS」と命名されたバイアス電圧を受け取るゲート
と、「ＶSS」と命名された負電源電圧端子に接続されて
いるソースとを有する。Ｎ−チャンネル・トランジスタ
７１は、Ｎ−チャンネル・トランジスタ６３のドレイン
に接続されるドレインと、バイアス電圧ＮBIASを受け取
るゲートと、ＶSSに接続されるソースとを有する。好適
実施例では、ＶDDは、約５．０ボルトに等しい外部電源
電圧を受け取り、ＶSSはグラウンドに接続されている。
他の実施例では、他の電源電圧を用いることもできる。
【０００８】エミッタ−ホロワ・トランジスタ２８は、
ＶDDに接続されるコレクタと、抵抗器２３の第２端子に
接続されるベースと、「ＰＥＤ」と命名されたデータ出
力信号を供給するエミッタとを有する。エミッタ−ホロ
ワ・トランジスタ２９は、ＶDDに接続されているコレク
タと、抵抗器２４の第２端子に接続されているベース
と、「ＰＥＤ*」と命名されたデータ出力信号を供給す
るエミッタとを有する。信号名の後ろの星印（* ）は、
その信号が論理低でアクティブであることを示すことに
注意されたい。エミッタ−ホロワ・トランジスタ３１
は、ＶDDに接続されるコレクタと、抵抗器２１の第２端
子にノード１０３において接続されるベースと、エミッ
タとを有する。エミッタ−ホロワ・トランジスタ３３
は、ＶDDに接続されているコレクタと、抵抗器２２の第
２端子とノード１０４において接続されているベース
と、エミッタとを有する。ダイオード接続されているＮ
ＰＮトランジスタ３２は、エミッタ−ホロワ・トランジ
スタ３１のエミッタに接続されるベースおよびコレク
タ、ならびにノード１０５に接続されるエミッタを有す
る。ダイオード接続されているＮＰＮトランジスタ３４
は、エミッタ−ホロワ・トランジスタ３３のエミッタに
接続されるベースおよびコレクタ、ならびにノード１０
６に接続されるエミッタを有する。
ＶDDに接続されるコレクタと、抵抗器２３の第２端子に
接続されるベースと、「ＰＥＤ」と命名されたデータ出
力信号を供給するエミッタとを有する。エミッタ−ホロ
ワ・トランジスタ２９は、ＶDDに接続されているコレク
タと、抵抗器２４の第２端子に接続されているベース
と、「ＰＥＤ*」と命名されたデータ出力信号を供給す
るエミッタとを有する。信号名の後ろの星印（* ）は、
その信号が論理低でアクティブであることを示すことに
注意されたい。エミッタ−ホロワ・トランジスタ３１
は、ＶDDに接続されるコレクタと、抵抗器２１の第２端
子にノード１０３において接続されるベースと、エミッ
タとを有する。エミッタ−ホロワ・トランジスタ３３
は、ＶDDに接続されているコレクタと、抵抗器２２の第
２端子とノード１０４において接続されているベース
と、エミッタとを有する。ダイオード接続されているＮ
ＰＮトランジスタ３２は、エミッタ−ホロワ・トランジ
スタ３１のエミッタに接続されるベースおよびコレク
タ、ならびにノード１０５に接続されるエミッタを有す
る。ダイオード接続されているＮＰＮトランジスタ３４
は、エミッタ−ホロワ・トランジスタ３３のエミッタに
接続されるベースおよびコレクタ、ならびにノード１０
６に接続されるエミッタを有する。
【０００９】反転器３６は、「ＣＬＫ」と命名された外
部クロック信号を受け取る入力端子と、出力端子とを有
する。反転器３７は、反転器３６の出力端子に接続され
ている入力端子と、「Ｋ」と命名された内部クロック信
号を供給する出力端子とを有する。転送ゲート４０のＮ
−チャンネル・トランジスタ４１は、反転器３６の入力
端子に接続されている第１電流電極と、ＶDDに接続され
ているゲートと、第２電流電極とを有する。Ｐ−チャン
ネル・トランジスタ４２は、Ｎ−チャンネル・トランジ
スタ４１の第１電流電極に接続される第１電流電極と、
ＶSSに接続されているゲートと、Ｎ−チャンネル・トラ
ンジスタ４１の第２電流電極に接続される第２電流電極
とを有する。反転器３８は、トランジスタ４１，４２の
第２電流電極に接続されている入力端子と、「Ｋ* 」と
命名された内部クロック信号を供給する出力端子とを有
する。転送ゲート４３のＮ−チャンネル・トランジスタ
４４は、「ＭＵＸＬＡＴ*」と命名されたデータ入力信
号を受け取る第１電流電極と、反転器３７の出力端子に
接続されるゲートと、ＮＰＮトランジスタ２６のベース
にノード１０２において接続される第２電流電極とを有
する。Ｐ−チャンネル・トランジスタ４５は、Ｎ−チャ
ンネル・トランジスタ４４の第１電流電極に接続される
第１電流電極と、反転器３８の出力端子に接続されるゲ
ートと、Ｎ−チャンネル・トランジスタ４４の第２電流
電極に接続される第２電流電極とを有する。転送ゲート
４６のＰ−チャンネル・トランジスタ４７は、ダイオー
ド接続されるＮＰＮトランジスタ３２のエミッタにノー
ド１０５において接続される第１電流電極と、反転器３
７の第２端子に接続されるゲートと、ＮＰＮトランジス
タ２７のベースにノード１０１において接続される第２
電流電極とを有する。Ｎ−チャンネル・トランジスタ４
８は、Ｐ−チャンネル・トランジスタ４７の第１電流電
極にノード１０５において接続される第１電流電極と、
反転器３８の出力端子に接続されるゲートと、Ｐ−チャ
ンネル・トランジスタ４７の第２電流電極にノード１０
１において接続される第２電流電極とを有する。Ｐ−チ
ャンネル・トランジスタ５０は、Ｎ−チャンネル・トラ
ンジスタ４４の第１電流電極にノード１０２において接
続される第１電流電極と、反転器３７の出力端子に接続
されるゲートと、ダイオード接続されるＮＰＮトランジ
スタ３４のエミッタにノード１０６において接続される
第２電流電極とを有する。Ｎ−チャンネル・トランジス
タ５１は、Ｐ−チャンネル・トランジスタ５０の第１電
流電極に接続される第１電流電極と、反転器３８の出力
端子に接続されるゲートと、Ｐ−チャンネル・トランジ
スタ５０の第２電流電極にノード１０６において接続さ
れている第２電流電極とを有する。Ｎ−チャンネル・ト
ランジスタ５３は、ＮＰＮトランジスタ２７のベースに
ノード１０１において接続される第１電流電極と、反転
器３７の出力端子に接続されるゲートと、「ＭＵＸＬＡ
Ｔ」と命名されるデータ入力信号を受け取る第２電流電
極とを有する。Ｐ−チャンネル・トランジスタ５４は、
Ｎ−チャンネル・トランジスタ５３の第１電流電極に接
続される第１電流電極と、反転器３８の出力端子に接続
されるゲートと、Ｎ−チャンネル・トランジスタ５３の
第２電流電極に接続される第２電流電極とを有する。
部クロック信号を受け取る入力端子と、出力端子とを有
する。反転器３７は、反転器３６の出力端子に接続され
ている入力端子と、「Ｋ」と命名された内部クロック信
号を供給する出力端子とを有する。転送ゲート４０のＮ
−チャンネル・トランジスタ４１は、反転器３６の入力
端子に接続されている第１電流電極と、ＶDDに接続され
ているゲートと、第２電流電極とを有する。Ｐ−チャン
ネル・トランジスタ４２は、Ｎ−チャンネル・トランジ
スタ４１の第１電流電極に接続される第１電流電極と、
ＶSSに接続されているゲートと、Ｎ−チャンネル・トラ
ンジスタ４１の第２電流電極に接続される第２電流電極
とを有する。反転器３８は、トランジスタ４１，４２の
第２電流電極に接続されている入力端子と、「Ｋ* 」と
命名された内部クロック信号を供給する出力端子とを有
する。転送ゲート４３のＮ−チャンネル・トランジスタ
４４は、「ＭＵＸＬＡＴ*」と命名されたデータ入力信
号を受け取る第１電流電極と、反転器３７の出力端子に
接続されるゲートと、ＮＰＮトランジスタ２６のベース
にノード１０２において接続される第２電流電極とを有
する。Ｐ−チャンネル・トランジスタ４５は、Ｎ−チャ
ンネル・トランジスタ４４の第１電流電極に接続される
第１電流電極と、反転器３８の出力端子に接続されるゲ
ートと、Ｎ−チャンネル・トランジスタ４４の第２電流
電極に接続される第２電流電極とを有する。転送ゲート
４６のＰ−チャンネル・トランジスタ４７は、ダイオー
ド接続されるＮＰＮトランジスタ３２のエミッタにノー
ド１０５において接続される第１電流電極と、反転器３
７の第２端子に接続されるゲートと、ＮＰＮトランジス
タ２７のベースにノード１０１において接続される第２
電流電極とを有する。Ｎ−チャンネル・トランジスタ４
８は、Ｐ−チャンネル・トランジスタ４７の第１電流電
極にノード１０５において接続される第１電流電極と、
反転器３８の出力端子に接続されるゲートと、Ｐ−チャ
ンネル・トランジスタ４７の第２電流電極にノード１０
１において接続される第２電流電極とを有する。Ｐ−チ
ャンネル・トランジスタ５０は、Ｎ−チャンネル・トラ
ンジスタ４４の第１電流電極にノード１０２において接
続される第１電流電極と、反転器３７の出力端子に接続
されるゲートと、ダイオード接続されるＮＰＮトランジ
スタ３４のエミッタにノード１０６において接続される
第２電流電極とを有する。Ｎ−チャンネル・トランジス
タ５１は、Ｐ−チャンネル・トランジスタ５０の第１電
流電極に接続される第１電流電極と、反転器３８の出力
端子に接続されるゲートと、Ｐ−チャンネル・トランジ
スタ５０の第２電流電極にノード１０６において接続さ
れている第２電流電極とを有する。Ｎ−チャンネル・ト
ランジスタ５３は、ＮＰＮトランジスタ２７のベースに
ノード１０１において接続される第１電流電極と、反転
器３７の出力端子に接続されるゲートと、「ＭＵＸＬＡ
Ｔ」と命名されるデータ入力信号を受け取る第２電流電
極とを有する。Ｐ−チャンネル・トランジスタ５４は、
Ｎ−チャンネル・トランジスタ５３の第１電流電極に接
続される第１電流電極と、反転器３８の出力端子に接続
されるゲートと、Ｎ−チャンネル・トランジスタ５３の
第２電流電極に接続される第２電流電極とを有する。
【００１０】Ｎ−チャンネル・トランジスタ６１は、エ
ミッタ−ホロワ・トランジスタ２８のエミッタに接続さ
れているドレインと、出力イネーブル信号ＯＥを受け取
るゲートと、ソースとを有する。Ｎ−チャンネル・トラ
ンジスタ６２は、ダイオード接続されるＮＰＮトランジ
スタ３２のエミッタに接続されるドレインと、出力イネ
ーブル信号ＯＥを受け取るゲートと、ソースとを有す
る。Ｎ−チャンネル・トランジスタ６４は、ダイオード
接続されるＮＰＮトランジスタ３４のエミッタに接続さ
れるドレインと、出力イネーブル信号ＯＥを受け取るゲ
ートと、ソースとを有する。Ｎ−チャンネル・トランジ
スタ６５は、エミッタ−ホロワ・トランジスタ２９のエ
ミッタに接続されるドレインと、出力イネーブル信号Ｏ
Ｅを受け取るゲートと、ソースとを有する。Ｎ−チャン
ネル・トランジスタ６６は、Ｎ−チャンネル・トランジ
スタ６１のソースに接続されるドレインと、バイアス電
圧ＮBIASを受け取るゲートと、ＶSSに接続されているソ
ースとを有する。Ｎ−チャンネル・トランジスタ６７
は、エミッタ−ホロワ・トランジスタ２８のエミッタに
接続されるドレインと、バイアス信号ＮBIASを受け取る
ゲートと、ＶSSに接続されるソースとを有する。Ｎ−チ
ャンネル・トランジスタ６８は、Ｎ−チャンネル・トラ
ンジスタ６２のソースに接続されるドレインと、バイア
ス電圧ＮBIASを受け取るゲートと、ＶSSに接続されるソ
ースとを有する。Ｎ−チャンネル・トランジスタ６９
は、ダイオード接続されるＮＰＮトランジスタ３２のエ
ミッタに接続されるドレインと、バイアス電圧ＮBIASを
受け取るゲートと、ＶSSに接続されるソースとを有す
る。Ｎ−チャンネル・トランジスタ７２は、Ｎ−チャン
ネル・トランジスタ６４のソースに接続されるドレイン
と、バイアス電圧ＮBIASを受け取るゲートと、ＶSSに接
続されるソースとを有する。Ｎ−チャンネル・トランジ
スタ７３は、ダイオード接続されるＮＰＮトランジスタ
３４のエミッタに接続されるドレインと、バイアス電圧
ＮBIASを受け取るゲートと、ＶSSに接続されるソースと
を有する。Ｎ−チャンネル・トランジスタ７４は、Ｎ−
チャンネル・トランジスタ６５のソースに接続されるド
レインと、バイアス電圧ＮBIASを受け取るゲートと、Ｖ
SSに接続されるソースとを有する。Ｎ−チャンネル・ト
ランジスタ７５は、エミッタ−ホロワ・トランジスタ２
９のエミッタに接続されるドレインと、バイアス電圧Ｎ
BIASを受け取るゲートと、ＶSSに接続されるソースとを
有する。
ミッタ−ホロワ・トランジスタ２８のエミッタに接続さ
れているドレインと、出力イネーブル信号ＯＥを受け取
るゲートと、ソースとを有する。Ｎ−チャンネル・トラ
ンジスタ６２は、ダイオード接続されるＮＰＮトランジ
スタ３２のエミッタに接続されるドレインと、出力イネ
ーブル信号ＯＥを受け取るゲートと、ソースとを有す
る。Ｎ−チャンネル・トランジスタ６４は、ダイオード
接続されるＮＰＮトランジスタ３４のエミッタに接続さ
れるドレインと、出力イネーブル信号ＯＥを受け取るゲ
ートと、ソースとを有する。Ｎ−チャンネル・トランジ
スタ６５は、エミッタ−ホロワ・トランジスタ２９のエ
ミッタに接続されるドレインと、出力イネーブル信号Ｏ
Ｅを受け取るゲートと、ソースとを有する。Ｎ−チャン
ネル・トランジスタ６６は、Ｎ−チャンネル・トランジ
スタ６１のソースに接続されるドレインと、バイアス電
圧ＮBIASを受け取るゲートと、ＶSSに接続されているソ
ースとを有する。Ｎ−チャンネル・トランジスタ６７
は、エミッタ−ホロワ・トランジスタ２８のエミッタに
接続されるドレインと、バイアス信号ＮBIASを受け取る
ゲートと、ＶSSに接続されるソースとを有する。Ｎ−チ
ャンネル・トランジスタ６８は、Ｎ−チャンネル・トラ
ンジスタ６２のソースに接続されるドレインと、バイア
ス電圧ＮBIASを受け取るゲートと、ＶSSに接続されるソ
ースとを有する。Ｎ−チャンネル・トランジスタ６９
は、ダイオード接続されるＮＰＮトランジスタ３２のエ
ミッタに接続されるドレインと、バイアス電圧ＮBIASを
受け取るゲートと、ＶSSに接続されるソースとを有す
る。Ｎ−チャンネル・トランジスタ７２は、Ｎ−チャン
ネル・トランジスタ６４のソースに接続されるドレイン
と、バイアス電圧ＮBIASを受け取るゲートと、ＶSSに接
続されるソースとを有する。Ｎ−チャンネル・トランジ
スタ７３は、ダイオード接続されるＮＰＮトランジスタ
３４のエミッタに接続されるドレインと、バイアス電圧
ＮBIASを受け取るゲートと、ＶSSに接続されるソースと
を有する。Ｎ−チャンネル・トランジスタ７４は、Ｎ−
チャンネル・トランジスタ６５のソースに接続されるド
レインと、バイアス電圧ＮBIASを受け取るゲートと、Ｖ
SSに接続されるソースとを有する。Ｎ−チャンネル・ト
ランジスタ７５は、エミッタ−ホロワ・トランジスタ２
９のエミッタに接続されるドレインと、バイアス電圧Ｎ
BIASを受け取るゲートと、ＶSSに接続されるソースとを
有する。
【００１１】コンデンサ接続されているトランジスタ５
６は、第１および第２電流電極がＶSSに接続されおり、
ゲートがＮ−チャンネル・トランジスタ４４の第２電流
電極にノード１０５において接続されている。コンデン
サ接続されるトランジスタ５７は、 第１および第２電流
電極がＶSSに接続されており、一方ゲートがＮ−チャン
ネル・トランジスタ５３の第１電流電極にノード１０１
において接続されている。
６は、第１および第２電流電極がＶSSに接続されおり、
ゲートがＮ−チャンネル・トランジスタ４４の第２電流
電極にノード１０５において接続されている。コンデン
サ接続されるトランジスタ５７は、 第１および第２電流
電極がＶSSに接続されており、一方ゲートがＮ−チャン
ネル・トランジスタ５３の第１電流電極にノード１０１
において接続されている。
【００１２】動作時、外部クロック信号ＣＬＫが、ＣＭ
ＯＳ反転器３６，３７，３８によって、相補内部クロッ
ク信号ＫおよびＫ*に変換される。転送ゲート４０は、
比較的小さなゲート遅れ間隔を与え、これによって、内
部クロック信号ＫおよびＫ*が一方の論理レベルから他
方に遷移する際、それらの論理移動範囲(swing)の各々
の実質的に中点において、たがいに交差することを保証
する。外部クロック信号ＣＬＫが論理高の時、転送ゲー
ト４３および５２は導電状態にあり、一方転送ゲート４
６，４９は実質的に非導電状態にあり、データ入力信号
ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*が差動増幅器２５に
供給されるようにする。外部クロック信号ＣＬＫが論理
高から論理低に遷移すると、転送ゲート４３，５２は実
質的に非導電状態となり、こうして新たなデータ入力信
号が保持形ＢＩＣＭＯＳ感知増幅器２０に入力するのを
防止する。ラッチ３５の転送ゲート４６，４９は導電状
態になり、これによって、データ入力信号ＭＵＸＬＡＴ
およびＭＵＸＬＡＴ* の論理状態が、次のクロック・サ
イクルまで、一時的に保持されるようにする。データ入
力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*の論理状態
は、外部クロック信号ＣＬＫが論理高に戻るまで、持続
形ＢＩＣＭＯＳ感知増幅器２０内に、「ラッチ」されて
いる。
ＯＳ反転器３６，３７，３８によって、相補内部クロッ
ク信号ＫおよびＫ*に変換される。転送ゲート４０は、
比較的小さなゲート遅れ間隔を与え、これによって、内
部クロック信号ＫおよびＫ*が一方の論理レベルから他
方に遷移する際、それらの論理移動範囲(swing)の各々
の実質的に中点において、たがいに交差することを保証
する。外部クロック信号ＣＬＫが論理高の時、転送ゲー
ト４３および５２は導電状態にあり、一方転送ゲート４
６，４９は実質的に非導電状態にあり、データ入力信号
ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*が差動増幅器２５に
供給されるようにする。外部クロック信号ＣＬＫが論理
高から論理低に遷移すると、転送ゲート４３，５２は実
質的に非導電状態となり、こうして新たなデータ入力信
号が保持形ＢＩＣＭＯＳ感知増幅器２０に入力するのを
防止する。ラッチ３５の転送ゲート４６，４９は導電状
態になり、これによって、データ入力信号ＭＵＸＬＡＴ
およびＭＵＸＬＡＴ* の論理状態が、次のクロック・サ
イクルまで、一時的に保持されるようにする。データ入
力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*の論理状態
は、外部クロック信号ＣＬＫが論理高に戻るまで、持続
形ＢＩＣＭＯＳ感知増幅器２０内に、「ラッチ」されて
いる。
【００１３】外部クロック信号ＣＫＬが論理高の場合、
内部クロック信号Ｋは論理高であり、一方内部クロック
信号Ｋ*は論理低である。転送ゲート４３，５２は導電
状態であり、データ入力信号ＭＵＸＬＡＴおよびＭＵＸ
ＬＡＴ*が、それぞれＮＰＮトランジスタ２６，２７の
ベースに供給されるようにする。データ入力信号ＭＵＸ
ＬＡＴが論理高で、データ入力信号ＭＵＸＬＡＴ*が論
理低の場合、ＮＰＮトランジスタ２７は導電状態であ
り、一方ＮＰＮトランジスタ２６は実質的に非導電状態
である。Ｎ−チャンネル・トランジスタ７０、および／
または、７１で構成される電流源によって供給される、
Ｉ70として示された電流が、ＮＰＮトランジスタ２７に
よって導かれる。エミッタ−ホロワ・トランジスタ２９
のベース電圧は、ＶDD−Ｉ70（Ｒ22＋Ｒ24）に等しく、
ここでＲ22は抵抗器 ２２の抵抗、Ｒ24は抵抗器２４の抵
抗である。データ出力信号ＰＥＤ*は、したがって、Ｖ
DD−Ｉ 70（Ｒ22＋Ｒ24）−ＶBEにほぼ等しい論理低の電
圧となる。ここでＶBEは、ベース−エミッタダイオード
電圧降下であり、約０．８ボルトである。データ出力信
号ＰＥＤは、ほぼＶDD−ＶBEの論理高電圧である。
内部クロック信号Ｋは論理高であり、一方内部クロック
信号Ｋ*は論理低である。転送ゲート４３，５２は導電
状態であり、データ入力信号ＭＵＸＬＡＴおよびＭＵＸ
ＬＡＴ*が、それぞれＮＰＮトランジスタ２６，２７の
ベースに供給されるようにする。データ入力信号ＭＵＸ
ＬＡＴが論理高で、データ入力信号ＭＵＸＬＡＴ*が論
理低の場合、ＮＰＮトランジスタ２７は導電状態であ
り、一方ＮＰＮトランジスタ２６は実質的に非導電状態
である。Ｎ−チャンネル・トランジスタ７０、および／
または、７１で構成される電流源によって供給される、
Ｉ70として示された電流が、ＮＰＮトランジスタ２７に
よって導かれる。エミッタ−ホロワ・トランジスタ２９
のベース電圧は、ＶDD−Ｉ70（Ｒ22＋Ｒ24）に等しく、
ここでＲ22は抵抗器 ２２の抵抗、Ｒ24は抵抗器２４の抵
抗である。データ出力信号ＰＥＤ*は、したがって、Ｖ
DD−Ｉ 70（Ｒ22＋Ｒ24）−ＶBEにほぼ等しい論理低の電
圧となる。ここでＶBEは、ベース−エミッタダイオード
電圧降下であり、約０．８ボルトである。データ出力信
号ＰＥＤは、ほぼＶDD−ＶBEの論理高電圧である。
【００１４】外部クロック信号ＣＬＫが、未だ論理高で
あると仮定すると、データ入力信号ＭＵＸＬＡＴが論理
低になり、かつデータ入力信号ＭＵＸＬＡＴ*が論理高
になると、保持形ＢＩＣＭＯＳ感知増幅器２０の動作
は、必然的に逆になる。電流Ｉ70はＮＰＮトランジスタ
２６によって導かれる。エミッタ−ホロワ・トランジス
タ２８のベース電圧は、ＶDD−Ｉ70（Ｒ21＋Ｒ23）にほ
ぼ等しく、ここでＲ21は抵抗器２１の抵抗、Ｒ23は抵抗
器２３の抵抗である。データ出力ＰＥＤは、したがっ
て、ＶDD−Ｉ70（Ｒ21＋Ｒ23）−ＶBEにほぼ等しい論理
低電圧であり、データ出力信号ＰＥＤ*は、ほぼＶDD−
ＶBEの論理高電圧である。
あると仮定すると、データ入力信号ＭＵＸＬＡＴが論理
低になり、かつデータ入力信号ＭＵＸＬＡＴ*が論理高
になると、保持形ＢＩＣＭＯＳ感知増幅器２０の動作
は、必然的に逆になる。電流Ｉ70はＮＰＮトランジスタ
２６によって導かれる。エミッタ−ホロワ・トランジス
タ２８のベース電圧は、ＶDD−Ｉ70（Ｒ21＋Ｒ23）にほ
ぼ等しく、ここでＲ21は抵抗器２１の抵抗、Ｒ23は抵抗
器２３の抵抗である。データ出力ＰＥＤは、したがっ
て、ＶDD−Ｉ70（Ｒ21＋Ｒ23）−ＶBEにほぼ等しい論理
低電圧であり、データ出力信号ＰＥＤ*は、ほぼＶDD−
ＶBEの論理高電圧である。
【００１５】外部クロック信号ＣＬＫが論理低になる
と、データ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*
の論理状態は、外部クロック信号ＣＬＫが論理高に戻る
まで、ラッチ３５によってラッチされる。動作中、外部
クロック信号ＣＬＫが論理低であると、転送ゲート４
６，４９は導電状態となり、ノード１０５，１０６にお
ける電圧を、夫々ＮＰＮトランジスタ２７，２６のベー
スにフィードバックさせる。データ入力信号ＭＵＸＬＡ
Ｔが論理高で、かつデータ入力信号ＭＩＵＸＬＡＴ*が
論理低であると、外部クロック信号ＣＬＫは論理低に遷
移し、ノード１０５におけるフィードバック電圧は論理
高であり、ＶDD−２ＶBEにほぼ等しく、ノード１０６に
おけるフィードバック電圧は論理低であり、ＶDD−Ｉ70
Ｒ22−２ＶBEにほぼ等しい。転送ゲート４６，４９を通
ったこのフィードバック電圧は、データ入力信号ＭＵＸ
ＬＡＴおよびＭＵＸＬＡＴ*と、実質的に同一の電圧レ
ベルにある。
と、データ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*
の論理状態は、外部クロック信号ＣＬＫが論理高に戻る
まで、ラッチ３５によってラッチされる。動作中、外部
クロック信号ＣＬＫが論理低であると、転送ゲート４
６，４９は導電状態となり、ノード１０５，１０６にお
ける電圧を、夫々ＮＰＮトランジスタ２７，２６のベー
スにフィードバックさせる。データ入力信号ＭＵＸＬＡ
Ｔが論理高で、かつデータ入力信号ＭＩＵＸＬＡＴ*が
論理低であると、外部クロック信号ＣＬＫは論理低に遷
移し、ノード１０５におけるフィードバック電圧は論理
高であり、ＶDD−２ＶBEにほぼ等しく、ノード１０６に
おけるフィードバック電圧は論理低であり、ＶDD−Ｉ70
Ｒ22−２ＶBEにほぼ等しい。転送ゲート４６，４９を通
ったこのフィードバック電圧は、データ入力信号ＭＵＸ
ＬＡＴおよびＭＵＸＬＡＴ*と、実質的に同一の電圧レ
ベルにある。
【００１６】好適実施例では、抵抗器Ｒ21は抵抗器Ｒ22
にほぼ等しく、一方抵抗器Ｒ23は抵抗器Ｒ24にほぼ等し
い。直列接続された抵抗器２１，２３間の電圧降下は、
直列接続された抵抗器２２，２４間の電圧降下に等し
く、１．５ボルトにほぼ等しい。この電圧降下の約２０
％が、抵抗器２１，２２間で生じるものであり、残りの
８０％が抵抗器２３，２４間で生じるものである。抵抗
器２１，２２は、ラッチ３５のＮＰＮトランジスタ２
７，２６のベースへのフィードバック電圧を減少するよ
うに機能するので、次のクロック・サイクルの間、デー
タ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*からの新
たなデータは、必要であれば、ラッチ３５上のデータを
夫々容易に「放出(flip)」することができる。５．０ボ
ルトの電源電圧に対して、データ入力信号ＭＵＸＬＡＴ
およびＭＵＸＬＡＴ* は、相補論理信号であり、論理低
の約３．１ボルトから論理高の約３．４ボルトまでの論
理範囲を有する。持続形ＢＩＣＭＯＳ感知増幅器２０
は、外部クロック信号ＣＬＫを、クロックされていない
制御信号で単純に置き換えることによって、非同期メモ
リと共に用いるようにすることができる。
にほぼ等しく、一方抵抗器Ｒ23は抵抗器Ｒ24にほぼ等し
い。直列接続された抵抗器２１，２３間の電圧降下は、
直列接続された抵抗器２２，２４間の電圧降下に等し
く、１．５ボルトにほぼ等しい。この電圧降下の約２０
％が、抵抗器２１，２２間で生じるものであり、残りの
８０％が抵抗器２３，２４間で生じるものである。抵抗
器２１，２２は、ラッチ３５のＮＰＮトランジスタ２
７，２６のベースへのフィードバック電圧を減少するよ
うに機能するので、次のクロック・サイクルの間、デー
タ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*からの新
たなデータは、必要であれば、ラッチ３５上のデータを
夫々容易に「放出(flip)」することができる。５．０ボ
ルトの電源電圧に対して、データ入力信号ＭＵＸＬＡＴ
およびＭＵＸＬＡＴ* は、相補論理信号であり、論理低
の約３．１ボルトから論理高の約３．４ボルトまでの論
理範囲を有する。持続形ＢＩＣＭＯＳ感知増幅器２０
は、外部クロック信号ＣＬＫを、クロックされていない
制御信号で単純に置き換えることによって、非同期メモ
リと共に用いるようにすることができる。
【００１７】転送ゲート４６および４９は、ＶDDの半分
未満の低いトランスコンダクタンスしか有していないの
で、好適実施例では、ノード１０５，１０６における電
圧を十分高に保持して、内部クロック信号ＫおよびＫ*
が、Ｎ−チャンネル・トランジスタ４８，５１、ならび
にＰ−チャンネル・トランジスタ４７，５０に対して、
適当なゲート制御を行うことができるようにしてある。
また、Ｎ−チャンネル・トランジスタ７０，７１によっ
て供給される電流はさほど大きくないので、パイボーラ
・トランジスタは飽和状態で動作する。バイポーラ・ト
ランジスタが飽和状態で動作すると、その結果スイッチ
ング速度の低下を招くことがある。加えて、Ｎ−チャン
ネル・トランジスタ４４，５３のゲート・ソース間キャ
パシタンスが、夫々ノード１０２，１０１における電圧
を、内部クロック信号Ｋの電圧に追従させる可能性があ
る。コンデンサ接続されているＮ−チャンネル・トラン
ジスタ５６，５７は、持続形ＢＩＣＭＯＳ感知増幅器２
０の動作を妨害する、この容量性結合を低減するよう
に、比較的小さなサイズに作られている。コンデンサ接
続されているＮ−チャンネル・トランジスタ５６，５７
は、それらのドレインおよびソースがＶSSに接続されて
いるＮ−チャンネル・トランジスタとして、図１に示さ
れているが、他のタイプのコンデンサを用いることもで
きる。
未満の低いトランスコンダクタンスしか有していないの
で、好適実施例では、ノード１０５，１０６における電
圧を十分高に保持して、内部クロック信号ＫおよびＫ*
が、Ｎ−チャンネル・トランジスタ４８，５１、ならび
にＰ−チャンネル・トランジスタ４７，５０に対して、
適当なゲート制御を行うことができるようにしてある。
また、Ｎ−チャンネル・トランジスタ７０，７１によっ
て供給される電流はさほど大きくないので、パイボーラ
・トランジスタは飽和状態で動作する。バイポーラ・ト
ランジスタが飽和状態で動作すると、その結果スイッチ
ング速度の低下を招くことがある。加えて、Ｎ−チャン
ネル・トランジスタ４４，５３のゲート・ソース間キャ
パシタンスが、夫々ノード１０２，１０１における電圧
を、内部クロック信号Ｋの電圧に追従させる可能性があ
る。コンデンサ接続されているＮ−チャンネル・トラン
ジスタ５６，５７は、持続形ＢＩＣＭＯＳ感知増幅器２
０の動作を妨害する、この容量性結合を低減するよう
に、比較的小さなサイズに作られている。コンデンサ接
続されているＮ−チャンネル・トランジスタ５６，５７
は、それらのドレインおよびソースがＶSSに接続されて
いるＮ−チャンネル・トランジスタとして、図１に示さ
れているが、他のタイプのコンデンサを用いることもで
きる。
【００１８】持続形ＢＩＣＭＯＳ感知増幅器２０は、低
電力データ保持モードを有しており、電力消費を低減さ
せつつ、ラッチ３５がデータを保持し続けることができ
る。低電力データ保持モードに入るには、出力イネーブ
ル信号ＯＥを論理低として供給し、こうしてＮ−チャン
ネル・トランジスタ６１−６５が実質的に非導電状態に
なるようにする。Ｎ−チャンネル・トランジスタ６１−
６５は、Ｎ−チャンネル・トランジスタ６６，６８，７
０，７２，７４を選択するようにおよび選択しないよう
に、機能するものである。これによって、Ｎ−チャンネ
ル・トランジスタ６６，６８，７０，７２，７４が、保
持形ＢＩＣＭＯＳ感知増幅器２０のバイポーラ・トラン
ジスタのエミッタに対して、電流源として動作するのを
防止する。Ｎ−チャンネル・トランジスタ６７，６９，
７１，７５は、Ｎ−チャンネル・トランジスタ６６，６
８，７０，７２，７４と比較して、比較的弱い電流源を
提供するような大きさに作られている。低電力データ保
持モード中、ノード１０５，１０６の電圧差は、約０．
３ボルトから約０．１５ボルトに低下され、これが電力
消費の大幅な低減をもたらす結果となる。
電力データ保持モードを有しており、電力消費を低減さ
せつつ、ラッチ３５がデータを保持し続けることができ
る。低電力データ保持モードに入るには、出力イネーブ
ル信号ＯＥを論理低として供給し、こうしてＮ−チャン
ネル・トランジスタ６１−６５が実質的に非導電状態に
なるようにする。Ｎ−チャンネル・トランジスタ６１−
６５は、Ｎ−チャンネル・トランジスタ６６，６８，７
０，７２，７４を選択するようにおよび選択しないよう
に、機能するものである。これによって、Ｎ−チャンネ
ル・トランジスタ６６，６８，７０，７２，７４が、保
持形ＢＩＣＭＯＳ感知増幅器２０のバイポーラ・トラン
ジスタのエミッタに対して、電流源として動作するのを
防止する。Ｎ−チャンネル・トランジスタ６７，６９，
７１，７５は、Ｎ−チャンネル・トランジスタ６６，６
８，７０，７２，７４と比較して、比較的弱い電流源を
提供するような大きさに作られている。低電力データ保
持モード中、ノード１０５，１０６の電圧差は、約０．
３ボルトから約０．１５ボルトに低下され、これが電力
消費の大幅な低減をもたらす結果となる。
【００１９】ＣＭＯＳ論理回路では、電流消費の殆どが
ＡＣ（交流）である。したがって、ＣＭＯＳ回路の動作
速度が高くなるにつれて、その電流消費も増加する。し
かしながら、ＤＣ（直流）回路では、全電流消費のＤＣ
成分は、周波数には無関係に不変のままである。保持形
ＢＩＣＭＯＳ感知増幅器２０の全電流消費の約８０％は
ＤＣであるので、保持形ＢＩＣＭＯＳ感知増幅器２０は
動作周波数が高くなればなるほど、より効率的となる。
ＡＣ（交流）である。したがって、ＣＭＯＳ回路の動作
速度が高くなるにつれて、その電流消費も増加する。し
かしながら、ＤＣ（直流）回路では、全電流消費のＤＣ
成分は、周波数には無関係に不変のままである。保持形
ＢＩＣＭＯＳ感知増幅器２０の全電流消費の約８０％は
ＤＣであるので、保持形ＢＩＣＭＯＳ感知増幅器２０は
動作周波数が高くなればなるほど、より効率的となる。
【００２０】保持形ＢＩＣＭＯＳ感知増幅器２０は、ク
ロック周波数が１００メガヘルツに近いこともある、ワ
ーク・ステーションのような用途のために、高速および
高性能という利点をもたらすものである。別個のＣＭＯ
Ｓラッチを用いることがないので、更にレベル変換器を
付加する必要性がなくなり、出力経路における段数を減
らし、ゲート遅れを低減する結果となる。また、出力回
路用集積回路に必要な表面面積量も縮小される。加え
て、低電力データ保持モードが、ワーク・ステーション
のような用途のための高速動作を可能にし、しかも電池
駆動型コンピュータのような用途における低電力消費も
実現する。
ロック周波数が１００メガヘルツに近いこともある、ワ
ーク・ステーションのような用途のために、高速および
高性能という利点をもたらすものである。別個のＣＭＯ
Ｓラッチを用いることがないので、更にレベル変換器を
付加する必要性がなくなり、出力経路における段数を減
らし、ゲート遅れを低減する結果となる。また、出力回
路用集積回路に必要な表面面積量も縮小される。加え
て、低電力データ保持モードが、ワーク・ステーション
のような用途のための高速動作を可能にし、しかも電池
駆動型コンピュータのような用途における低電力消費も
実現する。
【００２１】図２は、本発明による図１の保持形ＢＩＣ
ＭＯＳ感知増幅器２０の種々の信号のタイミング図を示
す。（図２のタイミング図は縮尺通りには描かれていな
いことに注意されたい。）時刻ｔ１において、外部クロ
ック信号ＣＫが、論理高から論理低に遷移し、その結
果、差動データ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡ
Ｔ* の論理状態がラッチされる。データ入力信号ＭＵＸ
ＬＡＴおよびＭＵＸＬＡＴ*は、時刻ｔ１と時刻ｔ２と
の間に示すように、ノード１０１，１０２、ノード１０
３，１０４、またはデータ出力信号ＰＥＤおよびＰＥＤ
*におけるラッチされた論理状態に影響を及ぼすことな
く、論理状態を変化させることができる。時刻ｔ２にお
いて、出力イネーブル信号ＯＥが論理高から論理低に遷
移し、低電力データ保持モードを開始する。ノード１０
１，１０２、ノード１０３，１０４、ならびにデータ出
力信号ＰＥＤおよびＰＥＤ*における、差動電圧が低下
し、こうして、低電力消費が達成される。時刻ｔ３にお
いて、出力イネーブル信号ＯＥは、論理高に戻る。ノー
ド１０１および１０２、ノード１０３，１０４、ならび
にデータ出力信号ＰＥＤおよびＰＥＤ*における差電圧
は、夫々の通常電圧レベルに戻る。時刻ｔ４において、
外部クロック信号ＣＬＫは論理低から論理高に遷移し、
転送ゲート４３，５２（図１に示す）は導電状態とな
り、データ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*
からの新たなデータが、保持形ＢＩＣＭＯＳ感知増幅器
２０を通じて伝搬できるようになる。ノード１０１，１
０２、ノード１０３，１０４、ならびに出力データ信号
ＰＥＤおよびＰＥＤ*は、図示のように、時刻ｔ４の後
状態を変え、データ入力信号ＭＵＸＬＡＴおよびＭＵＸ
ＬＡＴ*の論理状態を反映する。
ＭＯＳ感知増幅器２０の種々の信号のタイミング図を示
す。（図２のタイミング図は縮尺通りには描かれていな
いことに注意されたい。）時刻ｔ１において、外部クロ
ック信号ＣＫが、論理高から論理低に遷移し、その結
果、差動データ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡ
Ｔ* の論理状態がラッチされる。データ入力信号ＭＵＸ
ＬＡＴおよびＭＵＸＬＡＴ*は、時刻ｔ１と時刻ｔ２と
の間に示すように、ノード１０１，１０２、ノード１０
３，１０４、またはデータ出力信号ＰＥＤおよびＰＥＤ
*におけるラッチされた論理状態に影響を及ぼすことな
く、論理状態を変化させることができる。時刻ｔ２にお
いて、出力イネーブル信号ＯＥが論理高から論理低に遷
移し、低電力データ保持モードを開始する。ノード１０
１，１０２、ノード１０３，１０４、ならびにデータ出
力信号ＰＥＤおよびＰＥＤ*における、差動電圧が低下
し、こうして、低電力消費が達成される。時刻ｔ３にお
いて、出力イネーブル信号ＯＥは、論理高に戻る。ノー
ド１０１および１０２、ノード１０３，１０４、ならび
にデータ出力信号ＰＥＤおよびＰＥＤ*における差電圧
は、夫々の通常電圧レベルに戻る。時刻ｔ４において、
外部クロック信号ＣＬＫは論理低から論理高に遷移し、
転送ゲート４３，５２（図１に示す）は導電状態とな
り、データ入力信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ*
からの新たなデータが、保持形ＢＩＣＭＯＳ感知増幅器
２０を通じて伝搬できるようになる。ノード１０１，１
０２、ノード１０３，１０４、ならびに出力データ信号
ＰＥＤおよびＰＥＤ*は、図示のように、時刻ｔ４の後
状態を変え、データ入力信号ＭＵＸＬＡＴおよびＭＵＸ
ＬＡＴ*の論理状態を反映する。
【００２２】図３は、本発明によるメモリ８０をブロッ
ク図形状で示したものである。メモリ８０は、メモリ・
ブロック８１、行選択回路９８、アドレス・バッファ９
９、行プリデコーダ１１０、列プリレコーダ１１１、リ
ード・グローバル・データ線対９１およびライト・グロ
ーバル・データ線対９４、感知増幅器１１２、データ出
力マルチプレクサ／ラッチ１１３、保持形ＢＩＣＭＯＳ
感知増幅器２０、データ出力バッファ１１４、データ入
力バッファ１１６、およびデータ入力マルチプレクサ１
１７を備える。メモリ・ブロック８１は、ビット線等化
ブロック８２、メモリ・アレイ８３、列論理／デコーダ
８４、メモリ・セル８５、ワード線８６、およびビット
線対８７を備える。メモリ・ブロック８１は、メモリ８
０のメモリ・ブロックを代表するものであり、メモリ８
０には他にもメモリ・ブロックが存在することがある。
メモリ・セルは、ワード線とビット線対との交点に配置
される。ワード線８６とビット線対８７とに接続されて
いる代表的なメモリ・セル８５が、図３に示されてい
る。ビット線対８７は、ビット線８８，８９から成る。
リード・グローバル線対９１は、リード・グローバル・
データ線９２と、リード・グローバル・データ線９３と
から成る。ライト・グローバル・データ線対９４は、ラ
イト・グローバル・データ線９５と、ライト・グローバ
ル・データ線９６とから成る。
ク図形状で示したものである。メモリ８０は、メモリ・
ブロック８１、行選択回路９８、アドレス・バッファ９
９、行プリデコーダ１１０、列プリレコーダ１１１、リ
ード・グローバル・データ線対９１およびライト・グロ
ーバル・データ線対９４、感知増幅器１１２、データ出
力マルチプレクサ／ラッチ１１３、保持形ＢＩＣＭＯＳ
感知増幅器２０、データ出力バッファ１１４、データ入
力バッファ１１６、およびデータ入力マルチプレクサ１
１７を備える。メモリ・ブロック８１は、ビット線等化
ブロック８２、メモリ・アレイ８３、列論理／デコーダ
８４、メモリ・セル８５、ワード線８６、およびビット
線対８７を備える。メモリ・ブロック８１は、メモリ８
０のメモリ・ブロックを代表するものであり、メモリ８
０には他にもメモリ・ブロックが存在することがある。
メモリ・セルは、ワード線とビット線対との交点に配置
される。ワード線８６とビット線対８７とに接続されて
いる代表的なメモリ・セル８５が、図３に示されてい
る。ビット線対８７は、ビット線８８，８９から成る。
リード・グローバル線対９１は、リード・グローバル・
データ線９２と、リード・グローバル・データ線９３と
から成る。ライト・グローバル・データ線対９４は、ラ
イト・グローバル・データ線９５と、ライト・グローバ
ル・データ線９６とから成る。
【００２３】アドレス・バッファ９９は、「ＡＤＤＲＥ
ＳＳ」と命名されたアドレス信号を受け取ると共に、
「ＲＯＷ ＡＤＤＲＥＳＳ」と命名されたバッファされ
ている行弁別アドレスおよび「ＣＯＬＵＭＮ ＡＤＤＲ
ＥＳＳ」と命名されたバッファされている列弁別アドレ
スを供給する。メモリ・アレイを更に小さなブロックに
分割する応用では、アドレス・バッファ９９によってブ
ロック・アドレスもブロック論理（図示せず）に供給す
ることができる。簡略化のために、１つのメモリ・ブロ
ック８１のみが示されている。他の実施例では、異なる
数のブロック、異なるサイズのブロック、および異なる
ワード幅を用いることも可能である。「ＥＱ」と命名さ
れたビット線等化信号が、ビット線等化ブロック８２に
供給される。ビット線等化ブロック８２は、メモリ・ア
レイ８１の各ビット線対に、プリチャージと等化とを与
え、これによってメモリ８０のサイクル時間を減少させ
ることができる。行プリデコーダ１１０は、外部クロッ
ク信号ＣＬＫと、行弁別アドレス信号ＲＯＷ ＡＤＤＲ
ＥＳＳとを受け取り、それに応答して、「ＰＲＥＣＥＣ
ＯＤＥＤ ＲＯＷ ＡＤＤＲＥＳＳ」と命名された複数
のプリデコードされた行アドレス信号を、行選択回路９
８に供給する。列プリデコーダ１１１は、外部クロック
信号ＣＬＫと、列弁別アドレス信号ＣＯＬＵＭＮ ＡＤ
ＤＲＥＳＳとを受け取り、それに応答して、「ＰＲＥＤ
ＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」と命名
された複数のプリデコードされた列アドレス信号を、列
論理／デコーダ８４に供給する。行プリデコーダ１１０
および列プリデコーダ１１１によって受け取られた特定
のアドレス信号は特別な意味を有する訳ではなく、他の
実施例では異なっていてよい。また、行および列プリデ
コーダによって行われるデコード処理の量は、他の実施
例では異なることがある。
ＳＳ」と命名されたアドレス信号を受け取ると共に、
「ＲＯＷ ＡＤＤＲＥＳＳ」と命名されたバッファされ
ている行弁別アドレスおよび「ＣＯＬＵＭＮ ＡＤＤＲ
ＥＳＳ」と命名されたバッファされている列弁別アドレ
スを供給する。メモリ・アレイを更に小さなブロックに
分割する応用では、アドレス・バッファ９９によってブ
ロック・アドレスもブロック論理（図示せず）に供給す
ることができる。簡略化のために、１つのメモリ・ブロ
ック８１のみが示されている。他の実施例では、異なる
数のブロック、異なるサイズのブロック、および異なる
ワード幅を用いることも可能である。「ＥＱ」と命名さ
れたビット線等化信号が、ビット線等化ブロック８２に
供給される。ビット線等化ブロック８２は、メモリ・ア
レイ８１の各ビット線対に、プリチャージと等化とを与
え、これによってメモリ８０のサイクル時間を減少させ
ることができる。行プリデコーダ１１０は、外部クロッ
ク信号ＣＬＫと、行弁別アドレス信号ＲＯＷ ＡＤＤＲ
ＥＳＳとを受け取り、それに応答して、「ＰＲＥＣＥＣ
ＯＤＥＤ ＲＯＷ ＡＤＤＲＥＳＳ」と命名された複数
のプリデコードされた行アドレス信号を、行選択回路９
８に供給する。列プリデコーダ１１１は、外部クロック
信号ＣＬＫと、列弁別アドレス信号ＣＯＬＵＭＮ ＡＤ
ＤＲＥＳＳとを受け取り、それに応答して、「ＰＲＥＤ
ＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」と命名
された複数のプリデコードされた列アドレス信号を、列
論理／デコーダ８４に供給する。行プリデコーダ１１０
および列プリデコーダ１１１によって受け取られた特定
のアドレス信号は特別な意味を有する訳ではなく、他の
実施例では異なっていてよい。また、行および列プリデ
コーダによって行われるデコード処理の量は、他の実施
例では異なることがある。
【００２４】好適実施例では、メモリ８０は非同期型で
あり、６４Ｋｘ１８のデータ組織を有する。ここで、メ
モリ・ブロック８１は、３２個のメモリ・ブロックの内
の１つである。メモリ・アレイ８３の中のメモリ・セル
は、５１２本のワード線と７２個のビット線対との交点
に配置される。明確化と簡略化のために、１つのメモリ
・ブロックのみを示す。行選択回路９８は、プリデコー
ドされた行アドレスを受け取り、これに応答して、５１
２本のワード線の内の１本を選択する。また、１対のリ
ード・グローバル・データ線、１対のライト・グローバ
ル・データ線、１つの感知増幅器、そして１つの持続形
ＢＩＣＭＯＳ感知増幅器２０のみが示されていることに
も注意されたい。Ｘ１８のワード幅に対して、メモリ８
０は１６個の信号を受け取り、１８本のリード・グロー
バル・データ線と１８本のライト・グローバル・データ
線とを必要とする。しかしながら、メモリ８０を２５６
Ｋｘ４のような他のデータ組織と共に構成することもで
きる。異なるデータ組織には、異なる数のアドレス線、
リードおよびライト・グローバル・データ線、およびそ
の他のデータ入出力回路が必要となる。他の実施例で
は、メモリ８０は、非同期ＡＴＤ（アドレス遷移検出）
型メモリでもよい。
あり、６４Ｋｘ１８のデータ組織を有する。ここで、メ
モリ・ブロック８１は、３２個のメモリ・ブロックの内
の１つである。メモリ・アレイ８３の中のメモリ・セル
は、５１２本のワード線と７２個のビット線対との交点
に配置される。明確化と簡略化のために、１つのメモリ
・ブロックのみを示す。行選択回路９８は、プリデコー
ドされた行アドレスを受け取り、これに応答して、５１
２本のワード線の内の１本を選択する。また、１対のリ
ード・グローバル・データ線、１対のライト・グローバ
ル・データ線、１つの感知増幅器、そして１つの持続形
ＢＩＣＭＯＳ感知増幅器２０のみが示されていることに
も注意されたい。Ｘ１８のワード幅に対して、メモリ８
０は１６個の信号を受け取り、１８本のリード・グロー
バル・データ線と１８本のライト・グローバル・データ
線とを必要とする。しかしながら、メモリ８０を２５６
Ｋｘ４のような他のデータ組織と共に構成することもで
きる。異なるデータ組織には、異なる数のアドレス線、
リードおよびライト・グローバル・データ線、およびそ
の他のデータ入出力回路が必要となる。他の実施例で
は、メモリ８０は、非同期ＡＴＤ（アドレス遷移検出）
型メモリでもよい。
【００２５】メモリ８０からのデータを読み取るため
に、行プリデコーダ１１０は、バッファされた行弁別ア
ドレス信号ＲＯＷ ＡＤＤＲＥＳＳからデコードされた
行アドレスを受け取り、プリデコードされた行アドレス
ＰＲＥＤＥＣＯＤＥＤ ＲＯＷＡＤＤＲＥＳＳを、行選
択回路９８に供給して、５１２本のワード線の内の１本
を選択する。ワード線８６がその一例である。
に、行プリデコーダ１１０は、バッファされた行弁別ア
ドレス信号ＲＯＷ ＡＤＤＲＥＳＳからデコードされた
行アドレスを受け取り、プリデコードされた行アドレス
ＰＲＥＤＥＣＯＤＥＤ ＲＯＷＡＤＤＲＥＳＳを、行選
択回路９８に供給して、５１２本のワード線の内の１本
を選択する。ワード線８６がその一例である。
【００２６】７２個のメモリ・セルが各ワード線に結合
される。選択されたワード線に結合される各メモリ・セ
ルは、対応するビット線対上の差電圧として、その出力
を供給する。プリデコードされた列アドレス信号ＰＲＥ
ＤＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳが、列
論理／デコーダ８４に供給される。Ｘ１８のワード幅に
対して、列論理／デコーダ８４は、メモリ・ブロック８
１の７２組のビット線対の内９組のビット線対を選択す
る。メモリ８０の他のメモリ・ブロックが、メモリ・ブ
ロック８１と同時に選択され、Ｘ１８のワード幅を完成
するするのに必要な他の９対のビット線を形成する。感
知増幅器１１２のような第１感知増幅器が、メモリ・セ
ル８５によってビット線対８７に供給される比較的小さ
な差電圧を感知しかつ増幅し、そして選択されたビット
線をリード・グローバル・データ線対９１に結合する。
リード・グローバル・データ線対９１は、メモリ８０内
の１８組のリード・グローバル・データ線対を代表する
ものである。データ出力マルチプレクサ／ラッチ１１３
は、差データ信号ＲＧＤＬおよびＲＧＤＬ* を、ビット
線対８７からの差信号に対応するリード・グローバル・
データ線対９１から受け取る。これに応答して、データ
出力マルチプレクサ／ラッチ１１３は、差データ信号Ｍ
ＵＸＬＡＴおよびＭＵＸＬＡＴ* を供給する。出力イネ
ーブル信号ＯＥおよび外部クロック信号ＣＬＫは、メモ
リ８０からのデータ出力を同期させそして制御する。持
続形ＢＩＣＭＯＳ感知増幅器２０（図１に示した回路）
は、最終感知増幅器を備えており、図１を参照して先に
論じたように、外部クロック信号ＣＬＫが論理高の時、
データ信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ* を受け取
り、そしてそれに応答して、差データ出力信号ＰＥＤお
よびＰＥＤ*を供給する。ラッチ３５（図１）は、持続
形ＢＩＣＭＯＳ感知増幅器２０と共に設けられており、
外部クロック信号ＣＬＫの受信に応答して、出力データ
流を制御するものである。ＢＩＣＭＯＳクロック制御型
ラッチをＢＩＣＭＯＳ最終感知増幅器と組み合せること
によって、従来のＣＭＯＳ出力段と比較してゲート遅れ
が短縮され、こうして出力経路中の段数を減少させる。
出力バッファ１１４は、データ出力信号ＰＥＤおよびＰ
ＥＤ*を受け取り、そしてシングルエンド形データ信号
ＤＡＴＡ ＯＵＴをデータ出力パッド（図示せず）に供
給する。
される。選択されたワード線に結合される各メモリ・セ
ルは、対応するビット線対上の差電圧として、その出力
を供給する。プリデコードされた列アドレス信号ＰＲＥ
ＤＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳが、列
論理／デコーダ８４に供給される。Ｘ１８のワード幅に
対して、列論理／デコーダ８４は、メモリ・ブロック８
１の７２組のビット線対の内９組のビット線対を選択す
る。メモリ８０の他のメモリ・ブロックが、メモリ・ブ
ロック８１と同時に選択され、Ｘ１８のワード幅を完成
するするのに必要な他の９対のビット線を形成する。感
知増幅器１１２のような第１感知増幅器が、メモリ・セ
ル８５によってビット線対８７に供給される比較的小さ
な差電圧を感知しかつ増幅し、そして選択されたビット
線をリード・グローバル・データ線対９１に結合する。
リード・グローバル・データ線対９１は、メモリ８０内
の１８組のリード・グローバル・データ線対を代表する
ものである。データ出力マルチプレクサ／ラッチ１１３
は、差データ信号ＲＧＤＬおよびＲＧＤＬ* を、ビット
線対８７からの差信号に対応するリード・グローバル・
データ線対９１から受け取る。これに応答して、データ
出力マルチプレクサ／ラッチ１１３は、差データ信号Ｍ
ＵＸＬＡＴおよびＭＵＸＬＡＴ* を供給する。出力イネ
ーブル信号ＯＥおよび外部クロック信号ＣＬＫは、メモ
リ８０からのデータ出力を同期させそして制御する。持
続形ＢＩＣＭＯＳ感知増幅器２０（図１に示した回路）
は、最終感知増幅器を備えており、図１を参照して先に
論じたように、外部クロック信号ＣＬＫが論理高の時、
データ信号ＭＵＸＬＡＴおよびＭＵＸＬＡＴ* を受け取
り、そしてそれに応答して、差データ出力信号ＰＥＤお
よびＰＥＤ*を供給する。ラッチ３５（図１）は、持続
形ＢＩＣＭＯＳ感知増幅器２０と共に設けられており、
外部クロック信号ＣＬＫの受信に応答して、出力データ
流を制御するものである。ＢＩＣＭＯＳクロック制御型
ラッチをＢＩＣＭＯＳ最終感知増幅器と組み合せること
によって、従来のＣＭＯＳ出力段と比較してゲート遅れ
が短縮され、こうして出力経路中の段数を減少させる。
出力バッファ１１４は、データ出力信号ＰＥＤおよびＰ
ＥＤ*を受け取り、そしてシングルエンド形データ信号
ＤＡＴＡ ＯＵＴをデータ出力パッド（図示せず）に供
給する。
【００２７】メモリ８０のライト・サイクル中、データ
の流れは、必然的に逆となる。「ＤＡＴＡ」と命名され
たシングルエンド形データ信号は、データ入力バッファ
１１６に供給され、一方データ入力バッファ１１６は、
「ＤＡＴＡ」と命名されたバッファされているシングル
エンド形データ信号を、データ入力マルチプレクサ１１
７に供給する。データ入力マルチプレクサ１１７は、差
データ信号ＷＧＤＬおよびＷＧＤＬ*を、ライト・グロ
ーバル・データ線対９４に供給する。ライト・グローバ
ル・データ線対９４は、メモリ８０内の１８組のライト
・グローバル・データ線対を代表するものである。列プ
リデコーダ１１１は、プリデコードされた列アドレスＰ
ＲＥＤＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ
を、列論理／デコーダ８４に供給し、これがライト・グ
ローバル・データ線対をビット線対に結合する。行プリ
デコーダ１１０は、プリデコードされた行アドレスＰＲ
ＥＤＥＣＯＤＥＤ ＲＯＷ ＡＤＤＲＥＳＳを行選択回
路９８に供給し、５１２本のワード線から１本を選択す
る。リード・サイクルにおけるように、イネーブルされ
たワード線上に位置するメモリ・セルは、データをビッ
ト線対に供給する。しかしながら、列論理／デコーダ８
４によってビット線対上に駆動される電圧差は、メモリ
・セルの駆動電圧より大きいので、当該メモリ・セル内
に記憶されるビットを上書きする。１回のメモリサイク
ルの終了時に、ビット線対上の差電圧を十分低いレベル
にまで低下させ、次のリード・サイクル中に、データが
誤ってメモリ・セルに書き込まれるのを防止しなくては
ならない。ビット線対の等化は、ビット線等化ブロック
８２によって達成される。
の流れは、必然的に逆となる。「ＤＡＴＡ」と命名され
たシングルエンド形データ信号は、データ入力バッファ
１１６に供給され、一方データ入力バッファ１１６は、
「ＤＡＴＡ」と命名されたバッファされているシングル
エンド形データ信号を、データ入力マルチプレクサ１１
７に供給する。データ入力マルチプレクサ１１７は、差
データ信号ＷＧＤＬおよびＷＧＤＬ*を、ライト・グロ
ーバル・データ線対９４に供給する。ライト・グローバ
ル・データ線対９４は、メモリ８０内の１８組のライト
・グローバル・データ線対を代表するものである。列プ
リデコーダ１１１は、プリデコードされた列アドレスＰ
ＲＥＤＥＣＯＤＥＤ ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ
を、列論理／デコーダ８４に供給し、これがライト・グ
ローバル・データ線対をビット線対に結合する。行プリ
デコーダ１１０は、プリデコードされた行アドレスＰＲ
ＥＤＥＣＯＤＥＤ ＲＯＷ ＡＤＤＲＥＳＳを行選択回
路９８に供給し、５１２本のワード線から１本を選択す
る。リード・サイクルにおけるように、イネーブルされ
たワード線上に位置するメモリ・セルは、データをビッ
ト線対に供給する。しかしながら、列論理／デコーダ８
４によってビット線対上に駆動される電圧差は、メモリ
・セルの駆動電圧より大きいので、当該メモリ・セル内
に記憶されるビットを上書きする。１回のメモリサイク
ルの終了時に、ビット線対上の差電圧を十分低いレベル
にまで低下させ、次のリード・サイクル中に、データが
誤ってメモリ・セルに書き込まれるのを防止しなくては
ならない。ビット線対の等化は、ビット線等化ブロック
８２によって達成される。
【００２８】以上、本発明を好適実施例に関して記載し
たが、本発明は多くの方法で変更することができ、先に
具体的に提示し記載したもの以外にも多くの実施例が考
えられることは、当業者には明白であろう。したがっ
て、特許請求の範囲は、本発明の真の精神および範囲に
該当する、本発明の全ての変更をも包含することを意図
するものである。
たが、本発明は多くの方法で変更することができ、先に
具体的に提示し記載したもの以外にも多くの実施例が考
えられることは、当業者には明白であろう。したがっ
て、特許請求の範囲は、本発明の真の精神および範囲に
該当する、本発明の全ての変更をも包含することを意図
するものである。
【図１】本発明による保持形ＢＩＣＭＯＳ感知増幅器
を、一部概略図形状でそして一部論理図形状で示した
図。
を、一部概略図形状でそして一部論理図形状で示した
図。
【図２】本発明による図１の保持形ＢＩＣＭＯＳ感知増
幅器の主々の信号のタイミング図。
幅器の主々の信号のタイミング図。
【図３】本発明による図１の保持形ＢＩＣＭＯＳ感知増
幅器を組み込んだメモリを、ブロック図状で示す図。
幅器を組み込んだメモリを、ブロック図状で示す図。
２０ 保持形ＢＩＣＭＯＳ感知増幅器 ２１，２２，２３，２４ 抵抗器 ２５ 差動増幅器 ２６，２７，３１，３２ バイポーラ・トランジスタ ３２，３４ ダイオード ３５ ラッチ手段 ４３，５２ 転送ゲート手段 ６２，６３，６４，６９，７１，７３ Ｎ−チャンネル
・トランジスタ ８０ メモリ ８５ メモリ・セル ８６ ワード線 ８８，８９ ビット線対 ９１ リード・グローバル・データ線対 ９４ ライト・グローバル・データ線対 ９９ アドレス・バッファ １１０ 行プリデコーダ １１１ 列プリレコーダ １１２ 感知増幅器
・トランジスタ ８０ メモリ ８５ メモリ・セル ８６ ワード線 ８８，８９ ビット線対 ９１ リード・グローバル・データ線対 ９４ ライト・グローバル・データ線対 ９９ アドレス・バッファ １１０ 行プリデコーダ １１１ 列プリレコーダ １１２ 感知増幅器
Claims (4)
- 【請求項１】ワード線（８６）とビット線対（８８，８
９）とに結合される複数のメモリ・セル（８５）を有
し、各メモリ・セル（８５）は、それが結合されている
ワード線（８６）がイネーブルされた時、それに結合さ
れているビット線対（８８，８９）にデータを供給す
る、メモリ（８０）であって：第１および第２抵抗器
（２１，２２）と、第１および第２バイポーラ・トラン
ジスタ（２６，２７）とを有する、差動増幅器（２５）
であって、前記第１抵抗器（２１）は第１電源電圧端子
と前記第１バイポーラ・トランジスタ（２６）のコレク
タとの間に結合されており、前記第２抵抗器（２２）
は、前記第１電源電圧端子と前記第２バイポーラ・トラ
ンジスタ（２７）のコレクタとの間に結合されており、
選択されたビット線対（８８，８９）からのデータに対
応する第１および第２データ信号を受け取ると共に、そ
れに応答して第３および第４データ信号を供給する、前
記差動増幅器（２５）；第１論理状態から第２論理状態
へのクロック信号の遷移に応答して、前記第２および第
１バイポーラ・トランジスタ（２６，２７）の各々のベ
ースに、前記第３および第４データ信号を夫々フィード
バックする、ラッチ手段（３５）；および前記クロック
の前記第１論理状態から前記第２論理状態への遷移に応
答して、前記差動増幅器（２５）が、前記第１および第
２信号を受け取るのを阻止する、転送ゲート手段（４
３，５２）、 から成ることを特徴とするメモリ。 - 【請求項２】持続形ＢＩＣＭＯＳ感知増幅器（２０）を
有するメモリ（８０）であって：第１および第２抵抗器
（２１，２２）と、第１および第２バイポーラ・トラン
ジスタ（２６，２７）とを有する、差動増幅器（２５）
であって、前記第１抵抗器（２１）は第１電源電圧端子
と前記第１バイポーラ・トランジスタ（２６）のコレク
タとの間に結合されており、前記第２抵抗器（２２）
は、前記第１電源電圧端子と前記第２バイポーラ・トラ
ンジスタ（２７）のコレクタとの間に結合されており、
第１および第２データ信号を受け取ると共に、それに応
答して第３および第４データ信号を供給する、前記差動
増幅器（２５）；第１論理状態から第２論理状態へのク
ロック信号の遷移に応答して、前記第２および第１バイ
ポーラ・トランジスタ（２６，２７）の各々のベース
に、前記第３および第４データ信号を夫々フィードバッ
クする、ラッチ手段（３５）；前記クロックの前記第１
論理状態から前記第２論理状態への遷移に応答して、前
記持続形ＢＩＣＭＯＳ感知増幅器（２０）が、前記第１
および第２信号を受け取るのを防止する、転送ゲート手
段（４３，５２）；および前記第１および第２バイポー
ラ・トランジスタ（２６，２７）を通るエミッタ電流を
減少させると共に、前記差動増幅器（２５）の論理状態
を保持しつつ、第１および第２ダイオード（３２，３
４）を通る電流を減少させる、低電力データ保持手段
（６２，６９，６３，７１，６４，７３）、 から成ることを特徴とするメモリ。 - 【請求項３】ワード線（８６）とビット線対（８８，８
９）とに結合される複数のメモリ・セル（８５）を有
し、各メモリ・セル（８５）は、それが結合されている
ワード線（８６）がイネーブルされた時、それに結合さ
れているビット線対（８８，８９）にデータを供給す
る、メモリ（８０）であって：前記複数のメモリ・セル
（８５）に結合され、外部アドレス信号を受け取り、そ
れに応答してビット線対（８８，８９）を選択する、ア
ドレス手段（９９，１１０，１１１）；前記選択された
ビット線対（８８，８９）からの差データ信号を検出
し、かつ増幅する、第１感知増幅器（１１２）；前記第
１感知増幅器（１１２）に結合され、第１および第２デ
ータ信号を供給する、リード・グローバル・データ線対
（９１）；第１の電源電圧端子に結合される第１端子
と、第１出力信号を供給する第２端子とを有する、第１
抵抗器（２１）；前記第１抵抗器（２１）の第２端子に
結合される第１端子と、第２端子とを有する、第２抵抗
器（２３）；前記第１電源電圧端子に結合される第１端
子と、第２出力信号を供給する第２端子とを有する、第
３抵抗器（２２）；前記第３抵抗器（２２）の第２端子
に結合される第１端子と、第２端子とを有する、第４抵
抗器（２４）；前記第２抵抗器（２３）の第２端子に結
合されるコレクタと、前記第１データ信号を受取るベー
スと、エミッタとを有する、第１バイポーラ・トランジ
スタ（２６）；前記第４抵抗器（２４）の第２端子に結
合されるコレクタと、前記第２データ信号を受け取るベ
ースと、前記第１バイポーラ・トランジスタ（２６）の
エミッタに結合されるエミッタとを有する、第２バイポ
ーラ・トランジスタ（２７）；第３および第４バイポー
ラ・トランジスタ（３１，３３）と、第１および第２ダ
イオード（３２，３４）とを有するラッチ（３５）であ
って、前記第３バイポーラ・トランジスタ（３１）のベ
ースは前記第１抵抗器の第２端子に結合されており、前
記第４バイポーラ・トランジスタ（３３）のベースは前
記第３抵抗器（２２）の第２端子に結合されており、前
記第１ダイオード（３２）の第１端子は、前記第３バイ
ポーラ・トランジスタ（３１）のエミッタに結合されて
おり、更に前記第２ダイオード（３４）の第１端子は、
前記第４バイポーラ・トランジスタ（３３）のエミッタ
に結合されており、前記第１ダイオード（３２）の第２
端子は、クロック信号の第１論理状態から第２論理状態
への遷移に応答して、選択的に前記第２バイポーラ・ト
ランジスタ（２７）のベースに結合され、更に、前記第
２ダイオード（３４）の第２端子は、前記クロック信号
の第１論理状態から第２論理状態への遷移に応答して、
選択的に前記第１バイポーラ・トランジスタ（２６）の
ベースに結合される、前記ラッチ；前記クロック信号の
第１論理状態から第２論理状態への遷移に応答して、前
記差動増幅器（２５）が前記第１および第２データ信号
を受け取るのを防止する、転送ゲート手段（４３，５
２）；および前記第１，第２，第３，第４バイポーラ・
トランジスタ（２６，２７，３１，３３）を通るエミッ
タ電流を減少させると共に、前記差動増幅器（２５）の
論理状態を保持しつつ、前記第１および第２ダイオード
（３１，３４）を通る電流を減少させる、低電力データ
保持手段（６２，６９，６３，７１，６４，７３）、か
ら成ることを特徴とするメモリ。 - 【請求項４】ワード線（８６）とビット線対（８８，８
９）とに結合される複数のメモリ・セル（８５）を有
し、各メモリ・セル（８５）は、それが結合されている
ワード線（８６）がイネーブルされた時、それに結合し
ているビット線対（８８，８９）にデータを供給する、
メモリ（８０）であって：前記複数のメモリ・セル（８
５）に結合され、外部アドレス信号を受け取り、それと
応答してビット線対（８８，８９）を選択する、アドレ
ス手段（９９，１１０，１１１）；前記選択されたビッ
ト線対（８８，８９）からの差データ信号を検出し、か
つ増幅する、第１感知増幅器（１１２）；前記第１感知
増幅器（１１２）に結合され、前記第１感知増幅器（１
１２）から受け取った第１および第２データ信号を供給
する、リード・グローバル・データ線対（９１）；前記
リード・グローバル・データ線対（９１）に結合され、
第１および第２抵抗器（２１，２２）と、第１および第
２バイポーラ・トランジスタ（２６，２７）とを有す
る、差動増幅器（２５）であって、前記第１抵抗器（２
１）は、第１電源電圧端子に結合される第１端子と、前
記第１バイポーラ・トランジスタ（２６）のコレクタに
結合される第２端子とを有し、前記第２抵抗器（２２）
は、前記第１電源電圧端子に結合される第１端子と、前
記第２バイポーラ・トランジスタ（２７）のコレクタに
結合される第２端子とを有し、第１および第２データ信
号を受け取ると共に、それに応答して第３および第４デ
ータ信号を供給する、前記差動増幅器（２５）；および
前記差動増幅器（２５）に結合され、第１論理状態から
第２論理状態へのクロック信号の遷移に応答して、前記
第１抵抗器の第２端子を、前記第２バイポーラ・トラン
ジスタ（２７）のベースに、そして前記第２抵抗器の第
２端子を、前記第１バイポーラ・トランジスタのベース
に、選択的に結合する、ラッチ手段（３５）、 から成ることを特徴とする、メモリ。
Applications Claiming Priority (2)
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