DD259935B5 - Schreib - lese - schaltung - Google Patents

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Description

Hierzu 2 Seiten Zeichnungen
Anwendungsgebiet der Erfindung
Die erfindungsgemäße Schreib-Lese-Schaltung wird in CMOS-Speicherschaltkreisen verwendet. Sie dient dortour Zwischenverstärkung des Signales auf der auszulesenden Bitleitung, bevor es an den Datenausgangs-Treiber gegeben wird, und zum Einschreiben der Daten, die vom Dateneingangs-Puffer übernommen wurden.
Charakteristik des bekannten Standes der Technik
Bei der Beurteilung von Schreib-Lese-Schaltungen kann von folgenden Kriterien ausgegangen werden, die wesentlich durch die Schaltungstechnik des Leseverstärkers beeinflußt werden.
1. Geschwindigkeit des Lesevorganges, wobei zu beachten ist, daß eine geringe Verzögerungszeit beim einmaligen Zugriff nicht automatisch mit einer hohen Datenrate in anderen Betriebsarten wie Page-Mode bzw. Static-column-Mode verbunden ist.
2. Der Strom- und Platzbedarf spielt besonders dann eine Rolle, wenn mehrere Schreib-Lese-Schaltungen zum Einsatz kommen, was durch die äußere Organisation (4 bit oder 8 bit), aber auch durch die innere Organisation (Blockstruktur bei VLSI-Speichern) oder zur Effektivierung der Funktionstestung im sogenannten Testmode erforderlich ist.
3. Die Begrenzung des Pegelhubes dient zur Reduzierung der Verlustleistung und für eine hohe Geschwindigkeit, ist aber vor allem zur Verringerung kapazitiver Störungen der Matrix von Bedeutung.
Zum Auslesen von Information von den Bitleitungen wurden verschiedene Typen von Leseverstärkern entwickelt. In EP130910 ist ein Leseverstärker vom Flipflop-Typ beschrieben, bei dem zwei kreuzgekoppelte CMOS-Inverter nach Voreinstellung durch eine Referenzspannung entsprechend dem Signal auf der Datenleitung kippen. Dabei wird aber die Datenleitung nach dem Kippen auf den vollen Spannungswert (U« oder U51) gehoben. Das Kippen des Flipflops ist ungünstig, da hohe Spannungen abgebaut werden müssen, selbst wenn nur gelesen wird.
Eine kleine Verzögerungszeit beim Lesen ist bei Jerartigen Schaltungen nur bei optimaler Vorladung der Datenleitungen möglich. Dadurch sind solche Schaltungen für das schnelle Auslesen der Information der Zellen einer Zeile ohne Wechsel der Spaltenadresse (Static-column-Mode) ungeeignet.
In EP 180193 ist ein Leseverstärker beschrieben, der aus einem Paar kreuzgekoppelter CMOS-Schmitt-Triggßr aufgebaut ist. Nachteilig Ist hierbei auch, daß die Ausgangsspannungen eine Hysterese gegenüber den Eingangsspannungen aufweisen, was beim „Static-column-Mode" zu Geschwindigkeitsverlusten führt.
Eine weitere Möglichkeit ergibt sich beim Einsatz von zum Teil mehrstufigen Differenzverstärkern, die durch den Betrieb im linearen Arbeitsbereich eine wesentliche Voraussetzung für eine hohe Geschwindigkeit im „Static-column-Mode" erfüllen. Jedoch ist dazu ein relativ hoher Querstrom während des gesamten Lesevorganges notwendig. Weiterhin tritt auch hier eine vollständige Umladung der Datenleitungen auf, sofern das nicht durch zusätzliche Schaltungsmaßnahmen (Clamp-Schaltungen) verhindert wird.
Ziel der Erfindung
Das Ziel der Erfindung besteht darin, eine schnelle Schreib-Lese-Schaltung zu entwickeln, die bei möglichst geringem Platzbedarf sowie möglichst kleinem Pegelhub auf den Datenleitungen ein Lesen mit hoher Datenrate im „Static-column-Mode" gewährleistet und wobei die Schreibschaltung teilweise in die Leseschaltung integriert ist.
Darlegung des Wesens der Erfindung
Die Aufgabe der Erfindung besteht darin, eine Schreib-Lese-Schaltung zu entwickeln, bei der die Leseschaltung im Kleinsignalbetrieb arbeitet. Dadurch besitzt die Ausgangsspannunp keine Hysterese gegenüber der Eingangsspannung auf der Datenleitung, wodurch die Schaltung für „Static-column-Mode" geeignet ist. Die Aufgabe schließt die Integration der Schreibschaltung ein.
Die Schreib-Lese-Schaltun j ist über zwei Datenleitungen und je zwei vom Bitleitungsdekoder gesteuerte Auswahltransistoren mit jeweils einem Bitleitungspaar mit je einem Sensor-Flipflop verbunden. Weiterhin ist die Schreib-Lese-Schaltung über zwei Dateneingangsleitungen mit einem Dateneingangs-Puffer und über zwei Datenausgangsleitungen mit einem Datenausgangs-Treiber verbunden. Innerhalb der Schreib-Lese-Schaltung ist jeder Datenleitung eino Leseschaltung zugeordnet. Erfindungsgemäß ist in der Schreib-Lese-Schaltung die wahre Dateneingangsleitung über ein beim Schreiben geöffnetes erstes CMOS-Transfergate mit dem Eingang eines ersten Negators und über einen beim Schreiben geöffneten η-Transistor über Kreuz mit dem Gate eines niederohmigen η-Transistors in der Leseschaltung, die der negierten Datenleitung zugeordnet ist, verbunden. Weiterhin ist analog die negierte Dateneingangsleitung über ein zweites CMOS-Transfergate mit dem Eingang eines zweiten Negators und über einen η-Transistor über Kreuz mit dem Gate eines niederohmigen η-Transistors in der Leseschaltung, die der wahren Datenleitung zugeordnet ist, verbunden. Die beiden niederohmigen η-Transistoren verbinden dabei die Datenleitungen mit Masse.
Der erste Negator steuert einen niederohmigen p-Transistor, der die Versorgungsspannung mit der wahren Datenleitung verbindet, und der zweite Negator steuert einen weiteren niederohmigen p-Transistor, der die Versorgungsspannung mit der negierten Datenleitung verbindet. Schließlich ist zwischen den Eingängen der Negatoren und Masse jeweils ein beim Schreiben gesperrter η-Transistor angeordnet. In Ausgestaltung der Erfindung sind zwei hochohmige p-Transistoren vorgesehen, die von den beiden Negatoren gesteuert werden. Die p-Transistoren verbinden dabei die Versorgungsspannung mit dem Gate des niederohmigen η-Transistors, der der inversen Datenleitung zugeordnet ist. Hierdurch erhält der η-Transistor vollen Pegel beim Ansteuern.
Nach der Erfindung sind in jeder Leseschaltung zwischen der Versorgungsspannung und einem Knoten ein hochohmiger p-Transistor, zwischen dem Knoten und der zugehörigen Datenleitung ein von einer getakteten Referenzspannung gesteuerter niederohmiger η-Transistor und zwischen der Datenleitung und Masse der bereits genannte niederohmige n-Transistor angeordnet, so daß sich eine Reihenschaltung dreier Transistoren ergibt.
Weiterhin verbindet ein η-Transistor, der beim Schreiben gesperrt ist, die jeweilige Datenleitung mit dem Gate des genannten η-Transistors. Schließlich verbindet jeweils ein beim Lesen geöffneter Transfertransistor den jeweiligen Knoten mit der entsprechenden Datenausgangsleitung. Durch die derartige dimensionierte Leseschaltung arbeiten die in Reihe geschalteten Transistoren beim Anlegen von U,e( = 3Ut im Kleinsignalbetrieb, wodurch geringe Änderungen des Potentials auf der Datenleitung eine veränderte Stromaufteilung und damit eine Ausgangsspannungsänderung bewirken. In Ausgestaltung der Erfindung sind die Gates der p-Transistoren in den Leseschaltungen mit den inversen Datenleitungen verbunden. Dadurch wird das Ausgangssignal unterstützt.
In Ausgestaltung der Erfindung ist zwischen der Versorgungsspannung und der jeweiligen Datenleitung ein n-Transistor angeordnet, dessen Gate mit der Referenzspannung verbunden ist. Dieser Transistor bewirkt, daß sich die Arbeitspunkte (Potential auf den Datenleitungen und Knoten) nach Beendigung eines Schreibvorganges schneller einstellen als lediglich über den hochohmigen p-Transistor in der Leseschaltung.
Ausführungsbeispiel
Die Erfindung ist in einem Ausführungsbeispiel und anhand dreier Zeichnungen näher erläutert. Dabei zeigen
Fig. 1: das Blockschaltbild mit einer Schreib-Lese-Schaltung
Fig. 2: die erfindungsgemäße Schreib-Lese-Schaltung
Fig. 3: die beim Lesen reduzierte Schreib-Lese-Schaltung beim Lesen einer logischen „ 1" auf der wahren Datenleitung
Fig.4: die beim Schreiben reduzierte Schreib-Lese-Schaltung beim Schreiben einer logischen „1"auf die wahre Datenleitung.
In Fig. 1 ist das Blockschaltbild zum Lesen/Schreiben dargestellt. Die erfindungsgemäße Schreib-Lese-Schaltung 1 ist über zwei Datenleitungen DL; DL mit einem Matrixblock 2 der Speichermatrix eines dRAM's verbunden. Innerhalb des Matrixblockes 2 sind gefaltete Bitleitungen BL1... BLn; BET... BLn angeordnet, die mit je einem Sensor-Flipflop 3.1 ...3.η verbunden sind. Die Bitleitungen BL1... BLn sind über voi.1 Bitleitungsdekoder gesteuerte Auswahltransistoren 4a 1...4a η; 4 b 1...4 bη mit den
Datenleitungen DL; DL verbunden.
Eingangsseitig ist die Schreib-Lese-Schaltung 1 überjpateneingangsleitungen Dl; DI mit einem Dateneingangs-Puffer 5 und
ausgangsseitig über Datenausgangsleitungen DO; DO mit einem Datenausgangs-Treiber 6 verbunden. '
In Fig. 2 ist die erfindungsgemäße Schreib-Lese-Schaltung 1 dargestellt, welche in bezug auf die DatenleitungenJJL; DL symmetrisch aufgebaut ist. Der Datenleitung DL Ist eine Leseschaltung 10a und entsprechend der Datenleitung DL eine Leseschaltung 10b zugeordnet.
In der Leseschaltung 10a; 10b sind zwischen Versorgungsspannung U« und einem Knoten Za; Zb ein von der inversen Datenleitung DL; DL gesteuerter, hochohmiger p-Transistor 11a; 11b, zwischen dem Knoten Za; Zb und der Datenloitung DL; DL ein von einer getakteten Referenzspannung U„( gesteuerter, niederohmiger η-Transistor 12 a; 12 b und zwischen der Datenleitung DL; DL und Masse M ein weiterer niederohmiger Transistor 13a; 13b in Reihe angeordnet. Weiterhin ist zwischon der Versorgungsspannung Ucc und der Datenleitung DL; DL ein weiterer von der Referenzspannung U,,f gesteuerter, hochohmiger η-Transistor 14a; 14 bangeordnet. Ein vom negierten Schreibtakt Ψ« gesteuerter η-Transistor 15a; 15b ist zwischen der Datenleitung DL; DL und dem Gate des η-Transistors 13a; 13b angeordnet.
Aus der A-8-Adresse wird ein Signal Φα8 abgeleitet, des in einem Speicher mit vier Matrixblöcken 2, denen jeweils eine Schreib-Lese-Schaltung 1 zugeordnet ist, zur Blockauswahl verwendet wird.
Zwischen den Knoten Za; Zb und den Datenausgangsleitungen DO; DO befinden sich von dem Signal ΦΑΒ gesteuerte Transfertransistoren 16a; 16b.
Die Größe der Referenzspannung_U„( beträgt etwa das 3fache einer Schwellspannung Ut.
Die Dateneingangsleitungen Dl; Öl sind über ein TransfergateJ7a; 17 b, bestehend aus den vom Schreibtakt Φ* gesteuerten
η-Transistoren 18a; 18b und den vom negierten Schreibtakt <t>wgesteuerten p-Transistoren 19a; 19b mit den Eingängen zweier Negatoren 20a; 20 b verbunden. Weiterhin verbinden zwei vom negierten Schreibtakt Φ« gesteuerte n-Transistoren 21 a; 21 b die Eingänge der Negatoren 20a; 20b mit Masse M und zwei vom Schreibtakt ((^gesteuerte η-Transistoren 24a; 24b die Eingänge
mit den Gates der Transistoren 13 b; 13 a, die den inversen Datenleitungen DL; DL zugeordnet sind. Die Negatoren 20a; 20b bestehen dabei aus je einem p-Transistor 22 a; 22b und je einem n-Transistor23a; 23 b.
Ein vom Negator 20a; 20b gesteuerter p-Transistor 25a; 25b ist zwischen der Versorgungsspannung UK und dem Gate des η-Transistors 13b; 13a angeordnet.
Ein weiterer vom Negator 20a; 20b gesteuerter p-Transistor 20a; 26b ist zwischen der Versorgungsspannung Ucc und der Datenleitung DL; DL angeordnet.
Die beim „Lesen" reduzierte Schreib-Lese-Schaltung 1* ist in Fig.3 dargestellt.
Beim Betrieb des Speichers außerhalb des Schreibens besitzt der Schreibtakt <t>w „Iow"-Potential und der negierte SchreibtaktJ^
„high". Damit sind die η-Transistoren 24a; 24b gesperrt, die Transfergates 17a; 17 b trennen die Dateneingangsleitungen Dl; Dl ab. Gleichzeitig werden die Eingänge der Negatoren 20a; 20 b über die n-Transistoren 21 a; 21 b auf „low" gezogen, so daß die p-Transistoren 25a; 25b; 26a; 26b gesperrt sind.
Über die Transistoren 15 a; 15 b werden die Datenleitungen DL; DL mit den Gates der n-Transistoren 13 a; 13 b verbunden, so daß nurdieLeseschaltungon 1Oa^JOb aktiviert werden können.
Auf den Datenleitungen DL; DL stellt sich infolge der an den n-Transistoren 12a; 12b sowie 14a; 14b liegenden Referenzspannung U,,» ein Vorladepotential von ca. U„(/2 bzw. von ca. 1,5Ut ein, wobei dieses Vorladepotential durch einen in beiden Leseschaltungen 10a; 10b fließenden Strom aufrechterhalten wird.
Besitzt nun die zu lesende Speicherzelle die Information einer logischen „1", so besitzen die Bitleitung BL „high"-Potential und die negierte Bitleitung BL „low", nachdem dej_Sensor-Flipflop 3 durch das zunächst schwache Lesesignal gekippt wurde. Danach
werden die ausgewählten Bitleitungen BL; BL über die Auswahltransistoren 4 a; 4 b an die Datenleitungen DL; DL angeschaltet.
Da die Bitleitung BL „high" führt und die negierte Bitleitung BL entsprechend „low", so fließt über den Auswahltransistor 4a ein zusätzlicher Strom in den η-Transistor 13a, wodurch der Strom durch den η-Transistor 12a unter den voreingestellten Strom absinkt. Andererseits fließt aus dem n-Transistor 12 b ein zusätzlicher Strom durch den Auswahltransistor 4 b nach Masse M ab, so daß durch den η-Transistor 12b der Strom über den voreingestellten Wert ansteigt.
Diese gegenläufige Stromänderung in den n-Transistoren 12a; 12b wird an den hochohmigen p-Lasttransistoren 11 a, 11 b in eine hohe gegenläufige Spannungsänderung umgesetzt, wobei dieser Vorgangjnfolge der Steuerung der p-Transistoren 11 a; 11 b durch die inverse Datenleitung DL; DL unterstützt wird. Die Datenleitungen DL; DL werden bei dem Lesevorgang potentialmäßig nur geringfügig aus ihrem Arbeitspunkt (Vorladewert) ausgelenkt (+0,5UT... ±UT), was eine wesentliche Voraussetzung für die hohe Datenrate beim Lesen im „Static-column-Mode" (quasistatischer Betrieb) ist.
Außerdem trägt der geringe Pegelhub auf den Datenleitungen zur Verminderung kapazitiver Störungen in der Speichermatrix bei, was für die F'jnktionssicherheit hochintegrierter Speicher wichtig ist.
Die Transistoren 14a; 14b haben die Aufgabe, niach dem Lesevorgang bzw. beim Beginn eines Zugriffs die Einstellung des Vorladepotentials auf den Datenleitungen DL; DL zu beschleunigen, indem sie eine Begrenzung des Ladestromes durch die hochohmigen p-Transistoren 11a; 11b verhindern. Die beim „Schreiben" reduzierte Schreib-Lese-Schaltung 1** ist in Fig.4 dargestellt.
Beim Schreiben besitzen der Schreibtakt ΦΛ „high" und der negierte Schreibtakt ö^„low", weiterhin ist die Referenzspannung U,ei abgeschaltet. Dadurch sind die Dateneingangsleitungen Dl; Dl über die geöffneten TransfergatesJ_7 a; 17 b mit den Eingängen
der Negatoren 20a; 20b verbunden. Die η-Transistoren 15a; 15b trennen die Datenleitungen DL; DL von den Gates der n-Transistoren 13a; 13b, gleichzeitig werden über die n-Transistoren 24a; 24b die Dateneingangsleitungen Dl; BT mit den Gates der n-Transistoren 13 b; 13 a verbunden. Weiterhin sind die von der Referenzspannung U„f gesteuerten n-Transistoren 12 a; 12 b und 14a; 14b gesperrt, so daß nur die Negatoren 20a; 20b, die p-Transistoren 25a; 25b sowie zwei leistungsfähige Negatoren, die aus den p-Transistoren 26a; 26 b und den n-Transistoren 13a; 13 b bestehen und deren Ausgänge die Datenleitungen DL; DL treiben, aktiviert werden können.
Die Ansteuerung der p-Transistoren 26a]_26b über die Negatoren 20a; 20 b sowie die Ansteuerung der η-Transistoren 13 a; 13b
über die inverse Dateneingangsleitung DT; Dl schaffen die Voraussetzung für ein querstromfroies Schalten der Ieistungsfähigen
Negatoren, was zur Reduzierung von Leistung sowie von Störeinflüssen beiträgt. Bei „high" auf der Dateneingangsleitung Dl wird somit der Ausgang des Negators 20a „low", und die p-Transistoren_25a; 26a
öffnen. Weiterhin wird der η-Transistor 13b geöffnet. Entsprechend steuert die negierte Dateneingangsleitung DI denn-Transistor 13a in den Sperrzustand, und die p-Transistoren 25 b; 26 b werden über den Negator 20 b gesperrt, wodurch sich aufder Datenleitung DL „high" und auf der Datenleitung DL „Iow"-Pegel einstellen.
Die p-Transistoren 25a; 25b dienen der Generierung des „high"-Pegels an den Gates der η-Transistoren 13a; 13b beim Schreiben, der durch die η-Transistoren 24b; 24a nicht vollständig übertragen wird.

Claims (4)

1. Schreib-Lese-Schaliung für CMOS-Speicher, die über zwei Datenleitungen und je zwei vom Bitleitungsdekoder gesteuerte Auswahltransistoren mit jeweils einem Bitleitungspaar mit je einem Sensor-Flipflop verbunden ist, die weiterhin über zwei Dateneingangsleitungen mit einem Dateneingangs-Puffer und über zwei Datenausgangsleitungen mit einem Datenausgangs-Treiber verbunden ist, wobei je eine Leseschaltung einer Datenleitung zugeordnet ist, dadurch gekennzeichnet, daß die Dateneingangsleitung (Dl; DT) über ein beim Schreiben geöffnetes Transfergate (17a; 17b) mit dem Eingang eines Negators (20a; 20b) sowie über einen beim Schreiben geöffneten η-Transistor (24a; 24b) über Kreuz mit dem Gate eines niederohmigen n-Transistors(13b; 13a) in der Leseschaltung (10b; 10a) verbunden ist, daß ein niederohmiger p-Transistor (26a; 26b), an dem der Ausgang des Negators (20a; 20b) anliegt, die Versorgungsspannung (Ucc) mit der Datenleitung (DL; DL) verbindet, daß zwischen dem Eingang des Negators (20a; 20b) und Masse (M) ein beim Schreiben gesperrter n-Transistor (21 a; 21 b) angeordnet ist, daß in der Leseschaltung (10a; 10b) zwischen der Versorgungsspannung (Ucc) und einem Knoten (Za; Zb) einjiochohmiger p-Transistor (11 a; 11 b), zwischen dem Knoten (Za; Zb) und der Datenleitung (DL; DL) ein von einer getakteten Referenzspannung (Umgesteuerter, niederohmiger η-Transistor (12a; 12b) sowie zwischen der Datenleitung (DL; DL) und Masse (M) der niederohmige η-Transistor (13a; 13b) in Reihe angeordnet sind, daß ein beim Schreiben gesperrter η-Transistor (15a; 15b) die Datenleitung (DL; DL) mit dem Gate des niederohmigen n-Transistors(13a;13b)verbindetunddaßeinbeimLesen_geöffneterTransfertransistor(16a; 16b) den Knoten (Za; Zb) mit der Datenausgangsleitung (DO; DO) verbindet.
2. Schreib-Lese-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß ein hochohmiger p-Transistor (25a; 25b), an dem der Ausgang des Negators (20a; 20b) anliegt, zwischen der Versorgungsspannung (Ucc) und dem Gate des niederohmigen η-Transistors (13b; 13 a) angeordnet ist.
3. Schreib-Lese-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daßjdas Gate des hochohmigen p-Transistors (11 a; 11 b) mit der inversen Datenleitung (DL; DL) über Kreuz verbunden ist.
4. Schreib-Lese-Schaltung nach Anspruch 1 und 3, dadurchgekennzeichnet, daß zwischen der Versorgungsspannung (Ucc) und der Datenleitung (DL; DL) ein von der Referenzspannung (Uref) gesteuerter η-Transistor (14a; 14b) angeordnet ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343406A (en) * 1989-07-28 1994-08-30 Xilinx, Inc. Distributed memory architecture for a configurable logic array and method for using distributed memory
US5343428A (en) * 1992-10-05 1994-08-30 Motorola Inc. Memory having a latching BICMOS sense amplifier
US5438295A (en) * 1993-06-11 1995-08-01 Altera Corporation Look-up table using multi-level decode
US5815024A (en) * 1993-06-11 1998-09-29 Altera Corporation Look-up table using multi-level decode
DE19621769C1 (de) * 1996-05-30 1997-06-19 Siemens Ag Leseverstärker für Halbleiterspeicherzellen mit einer Einrichtung zur Kompensation von Schwellenspannungsunterschieden bei den Leseverstärkertransistoren

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4575823A (en) * 1982-08-17 1986-03-11 Westinghouse Electric Corp. Electrically alterable non-volatile memory

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Publication number Publication date
US4879684A (en) 1989-11-07
DE3810571A1 (de) 1988-11-03
JPS6427091A (en) 1989-01-30
NL8800893A (nl) 1988-11-16
DD259935A1 (de) 1988-09-07

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