KR940010096A - 래칭 비아이씨엠오에스(bicmos) 감지 증폭기를 가진 메모리 - Google Patents

래칭 비아이씨엠오에스(bicmos) 감지 증폭기를 가진 메모리 Download PDF

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KR940010096A
KR940010096A KR1019930019623A KR930019623A KR940010096A KR 940010096 A KR940010096 A KR 940010096A KR 1019930019623 A KR1019930019623 A KR 1019930019623A KR 930019623 A KR930019623 A KR 930019623A KR 940010096 A KR940010096 A KR 940010096A
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필로 해롤드
포터 죤디.
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빈센트 비. 인그라시아
모토로라 인코포레이티드
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Abstract

래칭 BICOMS 감지 증폭기(20)를 구비하는 메모리(80)는 감소된 전력 데이타 보유 모드를 포함한다. 상기 래칭 BICMOS감지 증폭기(20)는 선택된 메모리 셀(85)로 부터 데이타에 대응하는 차이 데이타 신호틀 감지하고 증폭시킨다. 래치(35)는 클럭 신호에 응답하여 차이 데이타 신호의 논리 상태들 순간적으로 유지한다. 감소된 전력 데이타 보유 모드는 출력 허용 신호에 응답하여 선택할 수 있는 전류원(66-75)을 이용하여 공급된다. 상기 래칭 BICMOS 감지 증폭기(20)는 상당히 고속 동작에 사용 가능하지만 래칭된 상태 동안에는 감소된 전력 소모를 제공한다.

Description

래칭 비아이씨엠오에스(BICMOS) 감지 증폭기를 가진 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 래칭 BICMOS 감지증폭기가 형성된 부분적인 계통도 및 논리 다이어그램,
제2도는 본 발명에 따른 제1도의 래칭 BICMOS 감지 증폭기에 대한 여러가지 신호의 타이밍 다이어그램,
제3도는 본 발명에 따른 제1도의 래칭 BICMOS 감지증폭기와 연결되는 메모리가 형성된 블럭도.

Claims (4)

  1. 각각 워드 라인(86) 및 비트 라인쌍(88, 89)에 연결되고, 상기 비트 라인쌍(88, 89)에 데이타를 공급하며, 그때 상기 워드라인(86)이 인에이블되는 다수의 메모리 셀(85)을 가진 메모리에 있어서; 제1 및 제2양극성 트랜지스터(26, 27)와, 제1전원 전압단자 및 상기 제1양극성 트랜지스터(26)의 콜렉터 사이에 연결되는 제1레지스터(21)와, 상기 제1전원 전압 단자와 상기 제2양극성 트랜지스터(27)의 콜렉터 사이에 연결되는 제2 레지스터(22)를 가지며, 선택된 비트 라인쌍(88, 89)으로부터의 데이타에 대응하는 제1 및 제2데이타 신호를 수신하고, 이에 응답하여 제3및 제4데이타 신호를 공급하는 차동 증폭기(25)와, 제1논리 상태에서 제2논리 상태로 변이하는 클럭 신호에 응답하여 각각, 상기 제3및 제4데이타 신호를 상기 제2및 제1양극성 트랜지스터(26,27)의 베이스로 피드백시키는 래치 수단(35) 및; 상기 제1논리 상태에서 상기 제2논리 상태로 변이하는 상기 클럭 신호에 응답하여 상기 차동 증폭기(25)가 상기 제1 및 제2데이타 신호를 수신하지 못하도록 방해하는 전달 게이트 수단(43, 52)을 포함하는 것을 특징으로 하는 메모리.
  2. 래칭 BICMOS감지 증폭기(20)를 가진 메모리(80)에 있어서, 제1및 제2양극성 트랜지스터(26, 27)와, 제1전원 전압 단자 및 상기 제1양극성 트랜지스터(26)의 콜렉터 사이에 연결되는 제1레지스터(21)와 상기 제1전원 전압 단자와 사기 제2양극성 트랜지스터(27)의 콜렉터 사이에 연결되는 제2레지스터(22)를 가지며, 제1 및 제2데이타 신호를 수신하고, 이에 응답하여 제3 및 제4데이타 신호를 공급하는 자동 증폭기(25)와, 제1논리 상태에서 제2논리 상태로 변이하는 클럭신호에 응답하여 각각, 상기 제3및 제4데이타 신호를 상기 제2및 제1 양극성 트랜지스터(26,27)의 각 베이스로 피드백시키는 래치 수단(36)과; 상기 제1논리 상태에서 상기 제2논리 상태로 변이하는 상기 클럭 신호에 응답하여 상기 래칭 BICMOS감지 증폭기(20)가 제1및 제2데이타 신호를 수신하지 못하도록 방해하는 전달 게이트 수단(43, 52)및; 상기 제1 및 제2양극성 트랜지스터(26, 27)를 통하는 에미터 전류를 감소시키고, 상기 차동 증폭기(25)의 논리 상태를 유지하면서 상기 제1 및 제2다이오드(32, 34)를 통하는 전류를 감소시키는 저감 전력 데이타 보유 수단(62, 69, 63, 71, 64, 73)을 포함하는 것을 특징으로 하는 메모리.
  3. 각각 워드 라인(86)과 비트 라인쌍(88, 89)에 연결되고 상기 비트 라인쌍(88, 89)에 데이타를 공급하며, 그때 상기 워드 라인(86)이 인에이블되는 다수의 메모리 셀(85)을 가진 메모리(80)에 있어서, 상기 다수의 메모리 셀(85)에 연결되어 외부 어드레스 신호를 수신하고, 이에 응답하여 비트 라인쌍(88, 89)을 선택하는 어드레스 수단(99, 110, 111)과; 상기 선택된 비트 라인쌍(88, 89)으로부터 미분 데이타 신호를 검출 및 증폭하는 제1감지 증폭기(112)와; 제1전원 전압 단자에 연결된 제1단자와, 제1출력 신호를 공급하는 제2단자를 가진 제1레지스터(21)와; 상기 제1레지스터(21)의 제2단자에 연결된 제1단자와, 제2단자를 가진 제2레지스터(23)와; 상기 제1전원 전압 단자에 연결된 제1단자와, 제2 출력신호를 공급하는 제2단자를 가진 제3레지스터(22)와; 상기 제3레지스터(22)의 상기 제2단자에 연결된 제1단자와, 제2단자를 가진 제4레지스터(24)와; 상기 제2레지스터(23)의 상기 제2단자에 연결된 콜렉터와, 상기 제1데이타 신호를 수신하는 베이스와, 에미터를 가진 제1양극성 트랜지스터(26)와; 상기 제4레지스터(24)의 상기 제2단자에 연결된 콜렉터와, 상기 제2데이타 신호를 수신하는 베이스와, 상기 제1양극성 트랜지스터(26)의 에미터에 연결된 에미터를 가진 제2양극성 트랜지스터(27)와; 상기 제1레지스터(21)의 제2단자에 연결된 베이스를 가진 제3양극성 트랜지스터(31)와, 상기 제3레지스터(22)의 제2단자에 연결된 베이스를 가진 제4양극성 트랜지스터(33)와, 상기 제3양극성 트랜지스터(31)의 에미터에 연결된 제1단자 및 제1논리 상태로부터 제2논리 상태로 변이하는 클럭신호에 응답하여 상기 제2양극성 트랜지스터(27)의 베이스에 선택적으로 연결되는 제2단자를 가진 제1다이오드(32)와, 상기 제4양극성 트랜지스터(33)의 에미터에 연결된 제1단자 및 제1논리 상태로 부터 제2논리 상태로 변이하는 클럭 신호에 응답하여 상기 제1양극성 트랜지스터(26)의 베이스에 선택적으로 연결되는 제2단자를 가진 제2다이오드(34)를 구비하는 래치(30)와, 상기 제1논리 상태에서 상기 제2논리 상태로 변이하는 상기 클럭 신호에 응답하여 상기 차동 증폭기(25)가 상기 제1 및 제2데이타 신호를 수신하는 것을 방해하는 전달 게이트 수단(43 ,52) 및; 상기 제1, 제2, 제3및 제4양극성 트랜지스터(26, 27, 31, 33)를 통한 에미터 전류를 감소시키고, 상기 차동 증폭기(25)의 논리 상태를 유지하면서 상기 제1 및 제2 다이오드(32, 34)를 통한 전류를 감소시키는 저감 전력 데이타 보유 수단(62, 69, 63, 71, 64, 73)을 포함하는 것을 특징으로 하는 메모리.
  4. 각각 워드 라인(86)과 비트 라인쌍(88, 89)에 연결되고, 상기 비트 라인쌍(88, 89)에 데이타를 공급하며, 그때 상기 워드라인(86)이 인에이블되는 메모리에 있어서; 상기 다수의 메모리 셀(81)에 연결되어 외부 어드레스 신호를 수신하고, 이에 응답하여 비트 라인쌍(88, 89)을 선택하는 어드레스 수단(97, 110, 111)과; 선택된 비트 라인쌍(88, 89)으로부터 미분 데이타 신호를 검출 및 증폭하는 제1감지 증폭기(112)에 연결되어 상기 제1감지증폭기(112)로부터 수신된 제1 및 제2데이타 신호를 공급하는 판독 전역 데이타 라인쌍(91)과; 상기 판독 전역 데이타 라인쌍(91)에 연결되어, 제1및 제2양극성 트랜지스터(26, 27)와, 제1전원 전압 단자에 연결된 제1단자 및 상기 제1양극성 트랜지스터(26)의 콜렉터에 연결된 제2단자를 가진 제1레지스터(21)와, 상기 제1전원 전압 단자에 연결된 제1단자와 상기 제2양극성 트랜지스터(27)의 콜렉터에 연결된 제2단자를 가진 제2레지스터(22)를 가지며, 제1 및 제2데이타 신호를 수신하고, 이에 응답하여 제3및 제4 데이타 신호를 공급하는 차동 증폭기(25) 및, 상기 차동 증폭기(25)에 연결되어 제1논리 상태에서 제2논리 상태로 변이하는 클럭 신호에 응답하여, 선택적으로 상기 제2양극성 트랜지스터(27)의 베이스에 상기 제1레지스터(21)의 제2단자를 연결시키고 사기 제1앙극성 트랜지스터(26)의 베이스에 상기 제2레지스터(22)의 제2단자를 연결시키는 래치 수단(35)을 포함하는 것을 특징으로 하는 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930019623A 1992-10-05 1993-09-24 래칭 비아이씨엠오에스(bicmos) 감지 증폭기를 가진 메모리 KR940010096A (ko)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3587542B2 (ja) * 1992-06-19 2004-11-10 インテル・コーポレーション 電力消費を節減する方法および装置
JP3029958B2 (ja) * 1993-01-18 2000-04-10 シャープ株式会社 半導体記憶装置
US6026052A (en) * 1994-05-03 2000-02-15 Fujitsu Limited Programmable semiconductor memory device
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
US5481500A (en) * 1994-07-22 1996-01-02 International Business Machines Corporation Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories
US5526322A (en) * 1994-09-23 1996-06-11 Xilinx, Inc. Low-power memory device with accelerated sense amplifiers
JP3161254B2 (ja) * 1994-11-25 2001-04-25 株式会社日立製作所 同期式メモリ装置
US5490114A (en) * 1994-12-22 1996-02-06 International Business Machines Corporation High performance extended data out
JPH08212787A (ja) * 1995-02-09 1996-08-20 Nec Corp 半導体記憶装置
US5548231A (en) * 1995-06-02 1996-08-20 Translogic Technology, Inc. Serial differential pass gate logic design
US5636161A (en) * 1995-10-30 1997-06-03 Cypress Semiconductor Corporation Eprom bit-line interface for implementing programming, verification and testing
US5760626A (en) * 1996-04-01 1998-06-02 Motorola Inc. BICMOS latch circuit for latching differential signals
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
US6492211B1 (en) 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN
KR100397890B1 (ko) * 2001-07-04 2003-09-19 삼성전자주식회사 펄스 신호를 발생시키는 고속 입력 리시버
KR100518559B1 (ko) * 2003-02-26 2005-10-04 삼성전자주식회사 센스 앰프 회로 및 이를 구비한 비트 비교 회로.
US7613853B2 (en) * 2003-10-24 2009-11-03 Stmicroelectronics Pvt. Ltd. Output buffer circuit capable of synchronous and asynchronous data buffering using sensing circuit, and method and system of same
US7221613B2 (en) * 2004-05-26 2007-05-22 Freescale Semiconductor, Inc. Memory with serial input/output terminals for address and data and method therefor
US9583175B1 (en) * 2015-12-02 2017-02-28 Integrated Device Technology, Inc. Receiver equalization circuit with cross coupled transistors and/or RC impedance

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4551641A (en) * 1983-11-23 1985-11-05 Motorola, Inc. Sense amplifier
DD259935B5 (de) * 1987-04-16 1993-10-14 Mikroelektronik Und Technologi Schreib - lese - schaltung
US4817051A (en) * 1987-07-02 1989-03-28 Fairchild Semiconductor Corporation Expandable multi-port random access memory
US4991141A (en) * 1990-02-08 1991-02-05 Texas Instruments Incorporated Sense amplifier and method for sensing the outputs of static random access memory cells
US5103121A (en) * 1990-04-02 1992-04-07 National Semiconductor Corporation Input buffer regenerative latch for ecl levels
US5034636A (en) * 1990-06-04 1991-07-23 Motorola, Inc. Sense amplifier with an integral logic function
NL9001442A (nl) * 1990-06-22 1992-01-16 Philips Nv Vergrendelschakeling.
US5151879A (en) * 1990-12-27 1992-09-29 Motorola, Inc. Sense amplifier with latch
US5239506A (en) * 1991-02-04 1993-08-24 International Business Machines Corporation Latch and data out driver for memory arrays
US5206550A (en) * 1991-06-20 1993-04-27 Texas Instruments, Incorporated Amplifier with actively clamped load

Also Published As

Publication number Publication date
SG44561A1 (en) 1997-12-19
US5343428A (en) 1994-08-30
JPH06196637A (ja) 1994-07-15
EP0591650A2 (en) 1994-04-13
EP0591650A3 (en) 1995-09-20

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