JP2888387B2 - メモリ - Google Patents

メモリ

Info

Publication number
JP2888387B2
JP2888387B2 JP3323876A JP32387691A JP2888387B2 JP 2888387 B2 JP2888387 B2 JP 2888387B2 JP 3323876 A JP3323876 A JP 3323876A JP 32387691 A JP32387691 A JP 32387691A JP 2888387 B2 JP2888387 B2 JP 2888387B2
Authority
JP
Japan
Prior art keywords
circuit
latch
coupled
drive circuit
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3323876A
Other languages
English (en)
Other versions
JPH04278296A (ja
Inventor
ウイリアム・ランドルフ・ダツチテラ
レオナルド・カール・リツチー
アーサー・デビツド・チユーミナロ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04278296A publication Critical patent/JPH04278296A/ja
Application granted granted Critical
Publication of JP2888387B2 publication Critical patent/JP2888387B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches

Landscapes

  • Static Random-Access Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はメモリに関し、特に、出
力駆動回路を駆動するラツチ回路と共に、ＢＩＣＭＯＳ
交差結合ラツチよりなるラツチ駆動回路を用いるスタテ
イツクランダムアクセスメモリ（ＳＲＡＭ）に関するも
のである。
【０００２】
【従来の技術】スタテイツクランダムアクセスメモリ
（ＳＲＡＭ、static random access memory ）セルを効
果的に読み取るプロセスには実行されるべきいくつかの
動作を必要とする。例えば、特定のセルが選択された
後、当該セル内のデータを読み取るために検出決定動作
が実行されなければならない。これには通常当該セルに
結合された一対のビツトライン間の差動電圧を検出する
検出増幅回路を必要とする。さらに、次の処理のために
データを保持するためのラツチ回路を作動状態にしたい
場合がある。このラツチ回路は一般的にクロツク信号を
用いる同期型として動作される。
【０００３】またデータ信号を異なる電圧又は電流レベ
ルに変換することにより外部論理回路を適正に作動状態
にする必要が頻繁にある。データ読出し回路の異なるス
テージが異なるトランジスタ技術により構成される場合
このことは特に重要となる。例えば、検出増幅回路は多
くの場合バイポーラトランジスタを用いて非常に小さい
信号変化幅で動作するが、ラツチ回路及び論理回路はよ
り大きい「ＥＣＬ」（emitter −coupled logic)レベル
において動作し、又はＦＥＴトランジスタを用いてさら
により高い「ＣＭＯＳ」（complementary metal − oxi
de semiconductor) 又は「ＢＩＣＭＯＳ」（bipolar co
mplementary metal −oxide semiconductor ）レベルに
おいて動作する。
【０００４】
【発明が解決しようとする課題】ほとんどのＳＲＡＭに
対する設計上の重要な問題点は、検出増幅回路出力の小
さな信号変化幅と、周辺論理回路又は駆動回路に通常必
要とされる大きな入力信号変化幅との間にインタフエー
ス回路を提供することである。一般に、検出回路の信号
変化幅は約200 〜 300〔mV〕であり、周辺論理回路は、
ＥＣＬ技術で実施された場合は、約800〔mmV〕を必要と
し、またＣＭＯＳ又はＢＩＣＭＯＳ技術で実施された場
合は、2 〜3 [V〕を必要とする。理論的に検出増幅回路
をＥＣＬレベルにすることができても、このことが最も
大きなＳＲＡＭに対する実際的な解決とはならない。ま
た、高密度のメモリでは、低消費電力であることが重要
な要素である。
【０００５】検出増幅回路の信号出力レベルがＣＭＯＳ
又はＢＩＣＭＯＳの論理レベルまで駆動されなければな
らない場合、必要とする電圧利得はバイポーラトランジ
スタの飽和のためにＥＣＬ型回路の能力を通常超えてし
まう。１つの解決策にインタフエース回路としてＣＭＯ
Ｓインバータの連鎖回路を用いることがある。しかしな
がら、この連鎖回路は過大な遅延を生ずる。
【０００６】さらに、性能を改善するための試みとして
米国特許第４６１６３４２号のようなゲートされたラツ
チ回路を用いるものがあり、この特許において検出増幅
回路はパスゲートを介してレベルシフト回路及びラツチ
回路を駆動し、その後このラツチ回路は、出力信号ＤＡ
を発生するメイン増幅回路を駆動する。本発明の目的
は、検出増幅回路出力の小さな信号変化幅を、周辺論理
回路又は駆動回路のための大きな信号変化幅に高速にレ
ベル変換でき、且つ電力消費を低減させることが可能
な、検出増幅回路／ラツチ回路構成を有するメモリを提
供することである。
【０００７】
【課題を解決するための手段】本発明のメモリは、ビツ
トラインに結合された少なくとも１つのメモリセルと、
上記メモリセル内のデータビツトを検出するように上記
ビツトラインに結合された、差動出力端子を有する差動
形検出増幅回路と、上記検出増幅回路の上記差動出力端
子に結合された、相補出力端子を有するＢＩＣＭＯＳ交
差結合ラツチよりなる駆動回路と、上記駆動回路の上記
相補出力端子に結合された交差結合ラツチ回路と、上記
駆動回路及び上記ラツチ回路の上記出力端子に結合され
た出力駆動回路とを含む。
【０００８】
【作用】本発明では、差動形検出増幅回路の出力を、Ｂ
ＩＣＭＯＳ交差結合ラツチよりなる駆動回路に供給し、
この駆動回路の出力でラツチ回路および出力駆動回路を
並列的に駆動する。ＢＩＣＭＯＳ交差結合ラツチよりな
る駆動回路は高速動作して遅延を少なくし、また、ラツ
チ回路への書き込みの間に出力駆動回路の駆動を開始す
るから、出力の発生を高速化することができる。さら
に、一旦データがラツチ回路に書き込まれた後は、デー
タはラツチ回路によって保持されるから、差動形検出増
幅回路及びＢＩＣＭＯＳ交差結合ラツチ駆動回路を不動
作状態にして消費電力を低減させることができる。ま
た、ラツチ回路はＢＩＣＭＯＳ交差結合ラツチ駆動回路
の相補出力によってプツシュプル様式で駆動されるか
ら、遅延を最小にすることができ、回路の一層の高速化
をもたらす。ラツチ回路はＢＩＣＭＯＳ交差結合ラツチ
駆動回路によって駆動され、非同期型ラツチとして設計
できるから、回路を簡単化できる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１０】図１は本発明の一実施例の機能的なブロツ
ク図を示す。しかしながら、本発明はこの特別な構成要
素に限定されるものではない。
【００１１】図１において、スタテイツクメモリセル１
０が２進数を記憶するために用意されている。このメモ
リセル１０は米国特許第４６１６３４２号に示されるよ
うに４デバイス又は６デバイスＦＥＴセルのようないく
つかの従来型式のＳＲＡＭセルを有する。また、バイポ
ーラ又はＢＩＣＭＯＳセルを用いることもできる。
【００１２】メモリセル１０は２つのビツトラインＢＬ
及びＢＲに結合されかつ１つのワードライン（図示せ
ず）に結合される。データは当該ビツトラインＢＬ及び
ＢＲに結合された従来のバイポーラ検出増幅回路１２に
よつてメモリセルから読み取られ、バイポーラ検出増幅
回路１２はビツトライン上の差動電圧を検出する。
【００１３】本発明の特徴は、非同期ラツチ回路１６と
第１出力駆動回路１との並列な組み合わせに結合された
ラツチ駆動回路１４を用いることである。データ出力信
号は出力駆動回路から取り出されて他のチツプ（図示せ
ず）上の周辺論理回路又は受信回路によつて使用され
る。また第２出力駆動回路２は第１出力駆動回路１と並
列に設けられ、必要に応じてデータの補数を出力し得る
ようになされている。
【００１４】図２には図１の好適な回路例を示す。検出
増幅回路１２は標準形式のメモリアレイセル１０のビツ
トラインＢＬ及びＢＲに接続された入力端子、並びに差
動出力端子３及び４を有する。ビツトラインＢＬ及びＢ
Ｒの入力はそれぞれ検出増幅回路１２内のトランジスタ
Ｔ１及びＴ２のベース内に送り込まれる。トランジスタ
Ｔ１及びＴ２は好適にはＮＰＮバイポーラトランジスタ
である。抵抗Ｒ１はＶＢＢ電源とトランジスタＴ１のコ
レクタ側のノード１とに接続されている。またノード１
はＮＰＮトランジスタＴ３のベースに接続されている。
同様に検出増幅回路１２の右側半分について、抵抗Ｒ２
はＶＢＢ電源とトランジスタＴ２のコレクタ側のノード
２と接続されている。またノード２はＮＰＮトランジス
タＴ４のベースに接続されている。トランジスタＴ１及
びＴ２のエミツタはノード５において電流源Ｊ０に接続
されている。トランジスタＴ３及びＴ４のエミツタはそ
れぞれノード３及びノード４においてバイアス電流源Ｊ
１及びＪ２に接続されている。トランジスタＴ３及びＴ
４のコレクタはＶＢＢ電源に接続されている。
【００１５】本発明のラツチ駆動回路１４は好適にはノ
ード３及びノード４から２つの入力を受け取るＢＩＣＭ
ＯＳ交差結合ラツチよりなり、ノード３及びノード４は
検出増幅回路１２の出力である。ノード３はラツチ駆動
回路１４の左側半分にあるトランジスタＴ５及びＴ７の
ゲートに接続される。
【００１６】同様にノード４はラツチ駆動回路１４の右
側半分にあるトランジスタＴ６及びＴ８のゲートに接続
される。好適な実施例においては、トランジスタＴ５及
びＴ６はＰチヤネルＭＯＳＦＥＴであり、トランジスタ
Ｔ７及びＴ８はＮチヤネルＭＯＳＦＥＴである。ノード
７はトランジスタＴ５及びＴ７のドレン、ＮＰＮトラン
ジスタＴ９のベース及びＮチヤネルＭＯＳＦＥＴトラン
ジスタＴ１２のゲートに接続されている。同様にノード
８はトランジスタＴ６及びＴ８のドレン、ＮＰＮトラン
ジスタＴ１０のベース及びＮチヤネルＭＯＳＦＥＴトラ
ンジスタＴ１１のゲートに接続されている。トランジス
タＴ９のエミツタはノード９を介してトランジスタＴ１
１のドレンに接続されている。同様にトランジスタＴ１
０のエミツタはノード１０を介してトランジスタＴ１２
のドレンに接続されている。トランジスタＴ７及びＴ８
のソースはバイアス電源Ｅ３及びＥ４に接続されてい
る。トランジスタＴ５及びＴ６のソース並びにトランジ
スタＴ９及びＴ１０のコレクタはＶＢＢ電源に接続され
ている。トランジスタＴ１１及びＴ１２のソースは接地
電源に接続されている。ラツチ駆動回路１４は、ノード
９及び１０に相補的出力ＬＤＬ及びＬＤＲを発生する。
【００１７】図２の回路接続の説明を続けると、本発明
のラツチ回路１６は好適にはラツチ駆動回路１４のノー
ド９及びノード１０に接続するＣＭＯＳ交差結合ラツチ
でなる。また第１出力駆動回路１及び第２出力駆動回路
２はノード９及びノード１０に接続され、ラツチ回路１
６と並列に接続する。ラツチ回路１６において、ノード
９はトランジスタＴ１３及びＴ１５のドレン並びにトラ
ンジスタＴ１４及びＴ１６のゲートに接続される。同様
にノード１０はトランジスタＴ１４及びＴ１６のドレン
並びにトランジスタＴ１３及びＴ１５のゲートに接続さ
れる。好適な実施例においては、トランジスタＴ１３及
びＴ１４はＰチヤネルＭＯＳＦＥＴであり、トランジス
タＴ１５及びＴ１６はＮチヤネルＭＯＳＦＥＴである。
トランジスタＴ１３及びＴ１４のソースはＶＢＢ電源に
接続されていると共に、トランジスタＴ１５及びＴ１６
のソースは接地電源に接続されている。出力駆動回路１
はラツチ駆動回路１４及びラツチ回路１６からその入力
信号を受ける。ノード９はＮＰＮトランジスタＴ１８の
ベースに接続される。ノード１０はＮＰＮトランジスタ
Ｔ１７のベースに接続され、ノード７はＮチヤネルＭＯ
ＳＦＥＴトランジスタＴ１９のゲートに接続される。ト
ランジスタＴ１７のエミツタ、トランジスタＴ１９のド
レン及びＮチヤネルＭＯＳＦＥＴトランジスタＴ２０の
ゲートは一緒にノード１２に接続されている。トランジ
スタＴ１８のエミツタ及びトランジスタＴ２０のドレン
は出力駆動回路１の出力端子を形成するノード１４に接
続されることによりデータ信号を供給する。トランジス
タＴ１７及びＴ１８のコレクタはＶＢＢ電源に接続さ
れ、トランジスタＴ１９及びＴ２０のソースは接地電源
に接続される。
【００１８】出力駆動回路２は必要に応じて選択的に使
用されるもので、同様の方法により形成される。出力駆
動回路２はラツチ駆動回路１４及びラツチ回路１６から
入力を受ける。ノード１０はＮＰＮトランジスタＴ２２
のベースに接続する。ノード９はＮＰＮトランジスタＴ
２１のベースに接続され、ノード８はＮチヤネルＭＯＳ
ＦＥＴトランジスタＴ２３のゲートに接続される。トラ
ンジスタＴ２１のエミツタ、トランジスタＴ２３のドレ
ン及びＮチヤネルＭＯＳＦＥＴトランジスタＴ２４のゲ
ートは一緒にノード１１に接続されている。ＮＰＮトラ
ンジスタＴ２２のエミツタ及びトランジスタＴ２４のド
レンは出力駆動回路２の出力端子を形成するノード１３
に接続されることにより出力駆動回路１の信号の補数で
ある信号を供給する。トランジスタＴ２１及びＴ２２の
コレクタはＶＢＢ電源に接続されていると共に、トラン
ジスタＴ２３及びＴ２４のソースは接地電源に接続され
ている。
【００１９】動作時、図２の回路はラインＢＬ及びＢＲ
におけるＥＣＬレベル（一般的には0.5 〔Ｖ〕以下）か
ら、出力ノード１３及び１４におけるＢＩＣＭＯＳレベ
ル（一般的には変化幅２〜３〔Ｖ〕）まで、差動信号
を、高速度で、レベル変換する。また、この回路は出力
駆動回路１及び２での使用のために、メモリセル１０か
らのデータを高速にラツチする。また、ラツチ回路１６
を出力駆動回路と並列的に接続することにより、出力に
おける遅延を短縮する。ここで注意すべきことは、ラツ
チ回路１６の各側の回路部分がラツチ駆動回路１４によ
りプツシユプル様式で駆動され、その遅延時間を最小限
にすることである。かくして、ラツチ駆動回路は出力駆
動回路を駆動するのと並列的にラツチ回路１６に高速書
込みを行ない、また動作時にはＥＣＬレベルからＢＩＣ
ＭＯＳレベルへのレベル変換を与える。出力駆動回路１
及び２は、オンチップ又はオフチップの高キヤパシタン
ス論理回路又は受信回路を駆動するようになっている。
【００２０】本発明の利点の１つは、バイポーラ検出増
幅回路１２の電流源Ｊ０をターンオフ（非選択状態）に
して、バイポーラ検出増幅回路１２及びラツチ駆動回路
１４の電力を節約できると共に、例えば、ノード１及び
２に付加接続を用いることにより付加的な検出論理ゲー
ト能力を与えることができることである。
【００２１】電流源Ｊ０がターンオフとされると、トラ
ンジスタＴ１及びＴ２のコレクタは高レベルになり、ノ
ード３及び４を高レベルにする。その結果、ラツチ駆動
回路１４のトランジスタＴ５及びＴ６はドライブオフさ
れ、かつトランジスタＴ７及びＴ８がドライブオンされ
ることにより、ノード７及び８は低レベル電圧になる。
トランジスタＴ９、Ｔ１０、Ｔ１１及びＴ１２はドライ
ブオフとなる。ノード７及び８を低レベルにすることが
当該ラツチ１６の状態若しくはノード９又は１０の状態
に影響を与えることはない。さらに、ノード７及び８が
低い値に駆動される場合出力駆動回路１及び２の状態に
変化はない。出力駆動回路１を例として用い、ノード１
０が低レベルでかつノード７が高レベルと仮定する。こ
の時、ノード７が低レベルに駆動されると、トランジス
タＴ１９は低い導通状態になるがノード１２におけ所望
の低レベルは維持される。ノード１０が高レベルの状態
である時の出力駆動回路１を仮定する。その時、ノード
７は通常低レベルにあるのでトランジスタＴ１９には全
く変化が生じない。
【００２２】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えてもよい。
【００２３】
【発明の効果】上述のように本発明によれば、差動型検
出増幅回路と、この検出増幅回路に結合されたＢＩＣＭ
ＯＳ交差結合ラツチ駆動回路と、ラツチ駆動回路に結合
されたラツチ回路と、ラツチ回路と並列的にラツチ駆動
回路に結合された少なくとも１つの出力駆動回路とを有
する検出増幅／ラツチ駆動回路構成を用いることによ
り、高速にレベル変換でき、且つ低電力消費のメモリを
実現することができる。
【図面の簡単な説明】
【図１】図１は本発明の一実施例を示すブロツク図であ
る。
【図２】図２は図１の一実施例の詳細構成を示す回路図
である。
【符号の説明】
１、２・・・・・出力駆動回路、１０・・・・・メモリセル、１２
・・・・・差動型検出増幅回路、１４・・・・・ラツチ駆動回路、
１６・・・・・ラツチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レオナルド・カール・リツチー アメリカ合衆国、ニユーヨーク州12540、 ラグランジエビル、トムズ・ウエイ 番 地なし (72)発明者 アーサー・デビツド・チユーミナロ アメリカ合衆国、ニユーヨーク州12540、 ラグランジエビル、トムズ・ウエイ 19 番地 (56)参考文献 特開 昭63−213193（ＪＰ，Ａ) 特開 昭59−124086（ＪＰ，Ａ) 特開 昭62−73487（ＪＰ，Ａ) 特開 昭60−170090（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ビツトラインに結合された少なくとも１つ
    のメモリセルと、 上記メモリセル内のデータビツトを検出するように上記
    ビツトラインに結合された、差動出力端子を有する差動
    形検出増幅回路と、 上記検出増幅回路の上記差動出力端子に結合された、相
    補出力端子を有するＢＩＣＭＯＳ交差結合ラツチよりな
    る駆動回路と、 上記駆動回路の上記相補出力端子に結合された交差結合
    ラツチ回路と、 上記駆動回路及び上記ラツチ回路の出力端子に結合され
    た出力駆動回路とを含むことを特徴とするメモリ。
JP3323876A 1991-02-04 1991-11-12 メモリ Expired - Lifetime JP2888387B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/651,845 US5239506A (en) 1991-02-04 1991-02-04 Latch and data out driver for memory arrays
US07/651845 1991-02-04

Publications (2)

Publication Number Publication Date
JPH04278296A JPH04278296A (ja) 1992-10-02
JP2888387B2 true JP2888387B2 (ja) 1999-05-10

Family

ID=24614456

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3323876A Expired - Lifetime JP2888387B2 (ja) 1991-02-04 1991-11-12 メモリ

Country Status (3)

Country Link
US (1) US5239506A (ja)
EP (1) EP0498129A3 (ja)
JP (1) JP2888387B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343428A (en) * 1992-10-05 1994-08-30 Motorola Inc. Memory having a latching BICMOS sense amplifier
JPH0721778A (ja) * 1993-07-06 1995-01-24 Hitachi Ltd 半導体記憶装置とチェインメモリ装置及びデータ処理装置
US5465060A (en) * 1994-06-10 1995-11-07 International Business Machines Corporation Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch
US5526314A (en) * 1994-12-09 1996-06-11 International Business Machines Corporation Two mode sense amplifier with latch
US5784329A (en) * 1997-01-13 1998-07-21 Mitsubishi Semiconductor America, Inc. Latched DRAM write bus for quickly clearing DRAM array with minimum power usage
US5715198A (en) * 1997-02-03 1998-02-03 International Business Machines Corporation Output latching circuit for static memory devices
JP3206737B2 (ja) * 1998-03-27 2001-09-10 日本電気株式会社 ラッチ回路
US6363008B1 (en) 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6492211B1 (en) 2000-09-07 2002-12-10 International Business Machines Corporation Method for novel SOI DRAM BICMOS NPN

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5968889A (ja) * 1982-10-08 1984-04-18 Toshiba Corp 半導体記憶装置
JPS59124086A (ja) * 1982-12-28 1984-07-18 Toshiba Corp センスアンプ
JPH0795395B2 (ja) * 1984-02-13 1995-10-11 株式会社日立製作所 半導体集積回路
JPS6273487A (ja) * 1985-09-25 1987-04-04 Toshiba Corp センスアンプ回路
US4817054A (en) * 1985-12-04 1989-03-28 Advanced Micro Devices, Inc. High speed RAM based data serializers
JPS62226498A (ja) * 1986-03-28 1987-10-05 Hitachi Ltd 半導体記憶装置
JPH0612632B2 (ja) * 1987-02-27 1994-02-16 日本電気株式会社 メモリ回路
KR970008786B1 (ko) * 1987-11-02 1997-05-29 가부시기가이샤 히다찌세이사꾸쇼 반도체 집적회로
US4845675A (en) * 1988-01-22 1989-07-04 Texas Instruments Incorporated High-speed data latch with zero data hold time
JPH0344890A (ja) * 1989-07-12 1991-02-26 Toshiba Corp 半導体記憶装置のデータ出力制御回路

Also Published As

Publication number Publication date
US5239506A (en) 1993-08-24
EP0498129A2 (en) 1992-08-12
JPH04278296A (ja) 1992-10-02
EP0498129A3 (en) 1993-04-21

Similar Documents

Publication Publication Date Title
KR100341944B1 (ko) 병렬출력데이터경로를가진동기메모리
US5903171A (en) Sense amplifier with integrated latch and level shift
US4984211A (en) Battery backup bus scheme for an ECL BiCMOS SRAM
JPH0253879B2 (ja)
US5289415A (en) Sense amplifier and latching circuit for an SRAM
JP2888387B2 (ja) メモリ
JPH06196637A (ja) 保持形ｂｉｃｍｏｓ感知増幅器を有するメモリ
US5459689A (en) Memory device with current path cut-off circuit for sense amplifier
JPH05198184A (ja) Ｓｒａｍの電流センス・アンプ
US4769564A (en) Sense amplifier
US6198656B1 (en) Asymmetric memory cell for single-ended sensing
US5426381A (en) Latching ECL to CMOS input buffer circuit
US5229967A (en) BICMOS sense circuit for sensing data during a read cycle of a memory
US5083295A (en) Integrated memory circuit with interconnected sense amplifiers
EP0426596B1 (en) Word decode scheme for memory arrays
EP0426597B1 (en) Bit decode scheme for memory arrays
JP3317270B2 (ja) Ｓｒａｍ装置とその制御方法
JPH0783062B2 (ja) マスタ−スライス型半導体装置
JPH06251588A (ja) センスアンプ回路
JPH0574162A (ja) スタテイツク型半導体記憶装置
JP2000090683A (ja) センスアンプ回路
KR0170403B1 (ko) 고속 복수포트 BiCMOS 메모리 셀
JP2738306B2 (ja) 差動型センスアンプとそれを用いたスタティックｒａｍ及びデータ伝送回路
JP2786353B2 (ja) 半導体記憶装置
JP3152738B2 (ja) 半導体メモリ