JPH0574162A - スタテイツク型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】スタテイック型半導体記憶装置の高速化と低消
費電力化。 【構成】アドレストランジションデイテクタ１０により
アドレス入力信号のレベル変化が検出されるとパルス発
生回路１１において一定パルス幅のパルス信号φ_A が発
生される。このパルス信号φ_A は半導体メモリにおける
センスアンプ１２やメモリ回路１３等のスタテイック型
回路に供給され、これらスタテイック型回路が動作する
際に一対の電源間に発生する直流貫通電流の発生期間が
上記パルス信号φ_A によって制御される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は外部非同期型のスタテ
イック型半導体記憶装置に関し、特に長いサイクルタイ
ムで動作させる場合に動作速度を落とすことなしに低消
費電力化が図れるようにした改良に関する。

【０００２】

【従来の技術】スタテイック型メモリには、外部から同
期信号を入力し、この同期信号に基づいて内部動作が制
御される同期型のものと、同期信号を用いない非同期型
のものとの２種類がある。このうちの同期型のものは消
費電力が少ないという特長を持つ反面、アドレス変化に
同期させた同期信号たとえばチップセレクト信号もしく
はチップイネーブル信号を入力しなければならず、使い
にくいという問題がある。もう１つの非同期型のものは
上記のような同期信号は不要であり、入力信号が単純で
使い易いが、動作状態において１対の電源間に貫通電流
が流れる回路が存在するために消費電力が大きなものと
なる欠点を持つ。

【０００３】このような非同期型スタテイックメモリと
してはたとえば「DIGEST OF TECHNICAL PAPERS 1982 IE
EE International Solid-State Circuits Conference
(ISSCC)第 256頁および第 257頁の“A HI-CMOS 8k×8b
static RAM ”Osamu Minato他」等が知られている。こ
のようなメモリは消費電力が大きいばかりではなく、１
対の電源間に直流貫通電流が常時生じているので、サイ
クルタイム、すなわち読み出しあるいは書き込み動作を
完了するのに要する時間にほとんど依存しないような大
きな電力を消費する。

【０００４】

【発明が解決しようとする課題】ところで、上記のよう
な非同期型スタテイックメモリに対し、たとえば「DIGE
ST OF TECHNICAL PAPERS 1982 IEEE ISSCC 第 258頁お
よび第 259頁“A 64kb CMOS RAM ”Satoshi Konishi
他」等のように非同期型メモリの使い易さと同期型メモ
リの低消費電力性との両方の特長を兼ね備えたいわゆる
外部非同期内部同期型のメモリが開発されている。この
メモリは、アドレス入力の変化を検知し、これによって
ビット線をサイクルタイムよりも十分に短い期間にプリ
チャージし、これと同時に１対のビット線をイコライズ
し、次にワード線を開いてプリチャージされたビット線
にメモリセルの情報を取り出し、引き続いてラッチ型の
センスアンプを用いてビット線相互間の電位差を増幅す
ることによってデータ読出しを行うようにしている。こ
のラッチ型センスアンプはデータを１度ラッチした後は
電力をほとんど消費しないので低消費電力化は達成され
る。しかしながら、ビット線のプリチャージとラッチ型
センスアンプとの組合せはビット線における電位振幅を
電源電圧いっぱいまで振る必要が有るため、次のプリチ
ャージ時にビット線電位の回復が遅く高速化には適して
いない。

【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的とするところは、高速性と
低消費電力性を兼備したスタテイック型半導体記憶装置
を提供することにある。

【０００６】

【課題を解決するための手段及び作用】この発明による
スタテイック型半導体記憶装置では、少なくともアドレ
ス入力信号の論理レベル変化を検知し、これを受けて少
なくとも最小サイクルタイム以上のパルス幅を持つパル
ス信号を発生し、このパルス信号に基づいて１対の電源
間で直流貫通電流が発生する回路を制御するようにした
ものである。

【０００７】

【実施例】以下図面を参照してこの発明の一実施例を説
明する。図１はこの発明に係るスタテイック型半導体記
憶装置を説明するためのブロック図である。図において
Ａｋ〜Ａｌはアドレス入力信号であり、これらの信号は
並列的にアドレストランジションデイテクタ１０に供給
される。このアドレストランジションデイテクタ１０は
上記アドレス入力信号Ａｋ〜Ａｌの論理レベル変化を検
知してパルス信号φ_ATを発生するものであり、このパル
ス信号φ_ATはパルス発生回路１１に供給される。パルス
発生回路１１は上記パルス信号φ_ATに同期して少なくと
もその装置の最小サイクルタイム以上の一定パルス幅を
持つパルス信号φ_A を発生する。そしてこのパルス信号
φ_Aはセンスアンプ１２、メモリ回路１３等、動作時に
１対の電源間で直流貫通電流が発生する回路にその直流
貫通電流期間を制御する信号として供給される。そして
上記パルス信号φ_A のパルス幅は、上記センスアンプ１
２、メモリ回路１３等の回路がそれぞれ所定の動作を完
了するまでの期間よりも長く設定されている。

【０００８】このような構成において、センスアンプ１
２、メモリ回路１３等の回路では、パルス信号φ_A の一
定期間にのみセンスアンプ１２、メモリ回路１３等のそ
れぞれの回路における直流貫通電流期間を制御するよう
にしているので、従来の完全非同期型のもののようにサ
イクルタイムに依存せずに大きな電力を消費することな
しに、サイクルタイムが長くなる程平均の消費電力を少
なくすることができる。しかも動作期間には十分な直流
貫通電流を流すようにしているので、それぞれの回路に
おける動作速度も十分に速いものとすることができる。

【０００９】図２は従来とこの発明のものにおけるサイ
クルタイムＴ_SCと消費電力Ｐ（平均値）との関係を示す
特性図である。図において実線はこの発明のものであ
り、破線は従来のものである。図示するように従来では
サイクルタイムにかかわらずに一定の電力を消費する
が、この発明のものではサイクルタイムに反比例して消
費電力は少なくなる。なお、上記パルス信号φ_A のパル
ス幅はセンスアンプ１２、メモリ回路１３等の回路がそ
れぞれ所定の動作を完了するまでの期間よりも長く設定
されているので、各回路が誤動作を起こす恐れはない。

【００１０】次にこの発明をカラムセンスアンプに実施
した場合を図３を用いて説明する。図３において／Ｂ
Ｌ，ＢＬは１対のビット線であり、両ビット線／ＢＬ，
ＢＬと高電位電源電圧Ｖ_DD印加点との間には負荷として
のＮチャネルＭＯＳトランジスタ２１，２２が挿入され
ている。上記両ＭＯＳトランジスタ２１，２２のゲート
はＶ_DD印加点に接続されていて、それぞれ常時オンして
いる。上記１対のビット線／ＢＬ，ＢＬ相互間には少な
くとも１つのメモリセルＭＣが設けられる。このメモリ
セルＭＣは例示するように、たとえば各ＰチャネルＭＯ
Ｓトランジスタ３１，３２および各ＮチャネルＭＯＳト
ランジスタ３３，３４からなるＣＭＯＳインバータ３
５，３６を逆並列接続してフリップフロップ３７を構成
し、このフリップフロップ３７と上記１対のビット線／
ＢＬ，ＢＬとの間にトランスファゲート用のＮチャネル
ＭＯＳトランジスタ３８，３９を挿入するようにしたも
のであり、この両トランスファゲート用のＭＯＳトラン
ジスタ３８，３９のゲートはワード線ＷＬに並列接続さ
れる。なお、上記２つのＣＭＯＳインバータ３５，３６
は上記Ｖ_DD印加点と低電位電源電圧Ｖ_SS印加点との間に
挿入されている。

【００１１】さらに図３において破線で囲んだ部分はカ
ラムセンスアンプＣＳＡである。このカラムセンスアン
プＣＳＡは上記１対のビット線／ＢＬ，ＢＬに生じる各
電位を増幅して１対のデータ線／ＤＬ，ＤＬに出力する
ものであり、次のように構成されている。上記１対のデ
ータ線／ＤＬ，ＤＬとＶ_DD印加点との間には負荷として
のＰチャネルＭＯＳトランジスタ４１，４２が挿入され
ている。そして、上記両ＭＯＳトランジスタ４１，４２
のゲートはＶ_SS印加点に接続されていて、それぞれ常時
オンしている。上記一方のデータ線ＤＬとＶ_SS印加点と
の間には３個のＮチャネルＭＯＳトランジスタ４３，４
４，４５が直列挿入されており、このうちのＭＯＳトラ
ンジスタ４３のゲートはセンスアンプ制御線ＣＣに、Ｍ
ＯＳトランジスタ４４のゲートは上記一方のビット線／
ＢＬに、ＭＯＳトランジスタ４５のゲートはＶ_DD印加点
にそれぞれ接続されている。したがって、上記ＭＯＳト
ランジスタ４５は常時オンしている。さらに上記２つの
ＭＯＳトランジスタ４４，４５の直列接続点と他方のデ
ータ線／ＤＬとの間には２つのＮチャネルＭＯＳトラン
ジスタ４６，４７が直列挿入されており、一方のＭＯＳ
トランジスタ４６のゲートは上記センスアンプ制御線Ｃ
Ｃに、他方のＭＯＳトランジスタ４７のゲートは上記他
方のビット線ＢＬにそれぞれ接続されている。また、上
記センスアンプ制御線ＣＣには特定のアドレス入力信号
の組合せと前記パルス信号φ_A とが入力されるカラムア
ドレスデコーダとしてのＡＮＤゲート４８の出力信号が
供給される。そして、１対のデータ線／ＤＬ，ＤＬにお
けるデータは、前記パルス信号φ_A に同期して動作する
メインセンスアンプＭＳＡに供給される。

【００１２】このような構成においてメモリセルＭＣか
らデータを読出す場合の動作について説明する。まずア
ドレスが変化して読出しが開始されるとこのアドレス変
化に応答してパルス信号φ_A がアクティブにされ、これ
によってカラムセンスアンプＣＳＡ内の１対のＭＯＳト
ランジスタ４３，４６がオンする。一方、上記アドレス
変化後にワード線ＷＬが選択的に駆動され、この選択さ
れたワード線ＷＬに接続されているメモリセルＭＣ内の
ＭＯＳトランジスタ３８，３９がオンし、これによって
フリップフロップ３７から１対のビット線／ＢＬ，ＢＬ
にデータが読出される。このときの読出しデータに基づ
いて１対のビット線／ＢＬ，ＢＬのいずれか一方がＶ_DD
とＶ_SSとの中間電位となり、他方はＶ_DDとなる。したが
って、カラムセンスアンプＣＳＡ内のＭＯＳトランジス
タ４４，４７はそれぞれのゲート電位に応じてオンす
る。このときＭＯＳトランジスタ４３，４６はともにオ
ンしているので、Ｖ_DDとＶ_SSとの間ではＭＯＳトランジ
スタ４１，４３，４４，４５からなる経路とＭＯＳトラ
ンジスタ４２，４６，４７，４５からなる経路でそれぞ
れ値が異なる直流貫通電流が流れ、これによって１対の
データ線／ＤＬ，ＤＬにはビット線／ＢＬ，ＢＬの電位
に応じて反転増幅された電位が出力される。また、上記
パルス信号φ_A がアクティブとなっている期間にメイン
センスアンプＭＳＡも動作するので、データ線／ＤＬ，
ＤＬにおける電位はさらにこのメインセンスアンプＭＳ
Ａで増幅され、ここからデータとして出力される。そし
て、メモリセルＭＣからデータが十分に読み出されかつ
カラムセンスアンプＣＳＡで電位が十分に増幅される
と、パルス信号φ_A が非アクティブとなり、カラムセン
スアンプＣＳＡは動作を停止する。したがってこの後、
カラムセンスアンプＣＳＡ内における直流貫通電流の流
れは停止する。

【００１３】このようにこの実施例では、カラムセンス
アンプＣＳＡの動作期間にのみ直流貫通電流を流して増
幅を行うようにしたので、φ_A の期間は一定であるため
サイクルタイムを長くすればする程、平均の消費電力を
少なくすることができる。しかも動作期間は十分な直流
貫通電流を流すようにしているので、このカラムセンス
アンプＣＳＡにおける動作速度も従来の非同期型のもの
と同様に速くすることとができる。

【００１４】なお、この実施例回路において、ＭＯＳト
ランジスタ４５を省略し、ＭＯＳトランジスタ４４，４
７それぞれの一端をＶ_SS印加点に直接に接続するように
してもよい。また、パルス信号φ_A をＡＮＤゲート４８
に供給する代りに上記ＭＯＳトランジスタ４５のゲート
に供給し、このＭＯＳトランジスタ４５をφ_A の期間だ
けオンさせるようにしてもよい。

【００１５】図４はこの発明の他の実施例を示す回路図
である。この実施例回路は上記図３のメインセンスアン
プＭＳＡにこの発明を実施したものである。すなわち、
Ｖ_{ＤＤ印加点とＶ ＳＳ}印加点との間にはＰチャネルＭＯ
Ｓトランジスタ５１と３つのＮチャネルＭＯＳトランジ
スタ５２，５３，５４が直列挿入され、さらに上記３つ
のＭＯＳトランジスタ５１，５２，５３からなる直列回
路に対して、直列接続されたＰチャネルＭＯＳトランジ
スタ５５および２つのＮチャネルＭＯＳトランジスタ５
６，５７からなる直列回路が並列接続されている。上記
２つのＰチャネルＭＯＳトランジスタ５１，５５のゲー
トは互いに接続され、さらにこのゲート共通接続点はＭ
ＯＳトランジスタ５１，５２の直列接続点５８に接続さ
れている。上記２つのＮチャネルＭＯＳトランジスタ５
２，５６のゲートは互いに接続され、このゲート共通接
続点には前記パルス信号φ_Aが供給される。上記Ｎチャ
ネルＭＯＳトランジスタ５３のゲートには前記図３中の
一方のデータ線ＤＬの信号電位が供給され、Ｎチャネル
ＭＯＳトランジスタ５７のゲートには同じく他方のデー
タ線／ＤＬの信号電位が供給され、ＮチャネルＭＯＳト
ランジスタ５４のゲートはＶ_DD印加点に接続されてい
る。さらにＶ_DD印加点とＭＯＳトランジスタ５１，５２
の直列接続点５８との間にはＰチャネルＭＯＳトランジ
スタ５９が挿入され、このＭＯＳトランジスタ５９のゲ
ートには前記パルス信号φ_A が供給される。さらに上記
２つのＭＯＳトランジスタ５５，５６の直列接続点６０
には２つのインバータ７１，７２を逆並列接続してなる
ラッチ回路７０の入力端が接続されている。

【００１６】このメインセンスアンプＭＳＡは、ＭＯＳ
トランジスタ５３，５７を差動入力型の駆動ＭＯＳとし
かつＭＯＳトランジスタ５１，５５をカレントミラー型
負荷とした差動増幅器６１の出力端にラッチ回路７０を
設けるようにしたものである。そして、上記差動増幅器
６１の動作を、パルス信号φ_A をゲート入力する２つの
ＭＯＳトランジスタ５２、５６によって制御するように
したものである。すなわち、パルス信号φ_A がアクティ
ブとなっている期間にＭＯＳトランジスタ５２，５６が
ともにオンし、差動増幅器６１が動作して１対のデータ
線／ＤＬ，ＤＬにおける電位が増幅される。これにより
差動増幅器６１の出力端である直列接続点６０には上記
１対のデータ線／ＤＬ，ＤＬ相互間の電位差に応じたデ
ータが出力され、この後、このデータはラッチ回路７０
でラッチされる。

【００１７】この実施例回路でも動作期間にのみＶ_DDと
Ｖ_SSとの間に直流貫通電流を流して増幅動作を行うよう
にしたので、図３の場合と同様にサイクルタイムを長く
すればする程、平均の消費電力を少なくすることができ
る。しかも、動作期間は十分な直流貫通電流を流すよう
にしているので、このメインセンスアンプＭＳＡにおけ
る動作速度を従来の非同期型のものと同様に速くするこ
とができる。

【００１８】なお、この実施例回路において、Ｖ_DD印加
点と直列接続点５８との間に挿入されたＰチャネルＭＯ
Ｓトランジスタ５９は、差動増幅器６１の非動作期間す
なわちパルス信号φ_A が非アクティブのときにオンして
上記直列接続点５８の電位を強制的にＶ_DDレベルに設定
するためのものである。このとき、差動増幅器６１の出
力端に接続されているＰチャネルＭＯＳトランジスタ５
５はオフとなり、しかもφ_A が非アクティブであること
により上記出力端に接続されているＮチャネルＭＯＳト
ランジスタ５６もオフとなり、これによって差動増幅器
６１の出力端は高インピーダンス状態に保たれる。この
結果、ラッチ回路７０の誤動作が防止される。

【００１９】またこの実施例回路ではチップイネーブ状
態のときにのみパルス信号φ_A が与えられる。このよう
にしないとチップイネーブ状態でないときにアドレス入
力の変化によってパルス信号φ_A を形成する回路が動作
し、消費電力が増加してしまう。

【００２０】図５はこの発明のさらに他の実施例を示す
回路図である。この実施例回路は、この発明をメモリ回
路に実施したものである。すなわち、前記図３と同様に
構成されたメモリセルＭＣ、１対のビット線／ＢＬ，Ｂ
Ｌ、ビット線／ＢＬ，ＢＬの負荷となるＮチャネルＭＯ
Ｓトランジスタ２１，２２、ワード線ＷＬからなる回路
において、ワード線ＷＬをＡＮＤゲート８１の出力で駆
動するようにしたものである。このＡＮＤゲート８１は
ロウアドレスデコーダとなるものであり、特定のアドレ
ス信号の組合せとＯＲゲート８２からの出力信号が並列
に供給される。さらに上記ＯＲゲート８２には前記パル
ス信号φ_A が直接に、リードライト制御信号Ｒ／／Ｗが
インバータ８３を介してそれぞれ供給される。また、上
記１対のビット線／ＢＬ，ＢＬにはカラムデコーダ８４
およびデータ書込み、読出し回路８５が結合されてい
る。

【００２１】この回路ではデータの書込み時および読出
し時にロウデコーダとしてのＡＮＤゲート８１とカラム
デコーダ８４とで１つのメモリセルＭＣを選択し、この
選択されたメモリセルＭＣに対してデータの書込み、読
出し回路８５によってデータの書込み、読出しを行う。
そして、データ読出しの場合、ＡＮＤゲート８１の出力
信号はパルス信号φ_A の期間だけアクティブとなり、こ
れによってワード線ＷＬが駆動されメモリセルＭＣ内の
ＭＯＳトランジスタ３８，３９が所定期間オンする。こ
のとき、フリップフロップ３７に予め記憶されていたデ
ータが１対のビット線／ＢＬ，ＢＬに読出される。この
とき、低レベルのデータが読出される一方のビット線で
は、負荷用のＭＯＳトランジスタ２１または２２、ビッ
ト線／ＢＬまたはＢＬ、メモリセルＭＣという経路で直
流貫通電流が発生する。たとえばビット線ＢＬに低レベ
ルのデータが読出されるとすれば、Ｖ_DD〜ＭＯＳトラン
ジスタ２２〜ビット線ＢＬ〜ＭＯＳトランジスタ３９〜
ＭＯＳトランジスタ３４〜Ｖ_SSの経路で直流貫通電流が
発生する。

【００２２】ところで、データ読出し時に必要な上記直
流貫通電流の発生期間は常に一定である。したがって、
サイクルタイムを長くすればする程、平均の消費電力を
少なくすることができる。しかもデータ読出し期間は十
分な直流貫通電流を流すようにしているので、１対のビ
ット線／ＢＬ，ＢＬにおける電位はＶ_SSまで低下せず、
Ｖ_DDとＶ_SSとの中間電位となる。このため、ビット線／
ＢＬ，ＢＬの電位の回復が速くなり、高速動作が可能で
ある。

【００２３】一方、データ書込みの場合は、アドレス信
号が変化してから一定期間の後にワード線ＷＬが閉じて
しまうと、その後に書込み用データが変わってもメモリ
セルＭＣにはこのデータは書込まれないという誤動作が
起こる。そのため、データ書込み時には信号Ｒ／／Ｗに
よってＯＲゲート８２の出力信号をφ_A とは無関係に高
レベルに設定し、書込みの期間中ワード線ＷＬを駆動す
るようにしている。ところで、この実施例回路の場合、
データ読出し時には消費電力を少なくすることができる
が、データ書込み時にはこれができない。

【００２４】図６は上記図５回路の変形例の回路図であ
り、データ書込み時にも消費電力を少なくすることがで
きるようにしたものである。この変形例回路では、アド
レス入力信号Ａｋ〜Ａｌの論理レベル変化を検知してパ
ルス信号φ_ATを発生するアドレストランジションデイテ
クタ１０と、入力データＩｉ〜Ｉｎの論理レベル変化を
検知してパルス信号φ_DTを発生するデータトランジショ
ンデイテクタ１４とを設け、両出力パルス信号φ_AT，φ
_DTをＯＲゲート１５を介してパルス発生回路１１に供給
することによって、アドレス入力信号もしくは入力デー
タが変化したときにパルス発生回路１１で一定パルス幅
のパルス信号φ_A を発生させ、このパルス信号φ_A を特
定のアドレス入力信号の組合せとともに前記ワード線Ｗ
Ｌを駆動するＡＮＤゲート８１に供給するようにしたも
のである。このようにすれば、入力データが変化する毎
にパルス信号φ_A がＡＮＤゲート８１に入力するので、
データ書込みが完了するのに十分な期間だけ前記直流貫
通電流が発生し、信号Ｒ／／Ｗに基づいてデータ書込み
期間中、ワード線ＷＬを駆動する場合に比較して大幅な
消費電力の削減が実現できる。

【００２５】図７は前記アドレストランジションデイテ
クタ１０もしくはデータトランジションデイテクタ１４
の１ビット分の構成を示す回路図である。この回路は、
Ｖ_DD印加点とインバータ９１の入力端との間に、ゲート
がＶ_SS印加点に接続されて常時オンしている負荷用のＰ
チャネルＭＯＳトランジスタ９２を挿入し、また上記イ
ンバータ９１の入力端とＶ_SS印加点との間にそれぞれ２
個ずつのＮチャネルＭＯＳトランジスタ９３と９４，９
５と９６を直列接続したものを並列挿入し、一方、アド
レス入力信号（もしくは入力データ）を順次反転するよ
うに４個のインバータ９７〜１００を縦列接続し、上記
ＭＯＳトランジスタ９３のゲートにはアドレス入力信号
（もしくは入力データ）を供給し、ＭＯＳトランジスタ
９４のゲートにはインバータ９９の出力信号を供給し、
ＭＯＳトランジスタ９５のゲートにはインバータ９７の
出力信号を供給し、ＭＯＳトランジスタ９６のゲートに
はインバータ１００の出力信号を供給するようにしたも
のである。

【００２６】この回路において、入力が低レベルのとき
にはＭＯＳトランジスタ９３，９６がオフしているの
で、インバータ９１の入力端はＭＯＳトランジスタ９２
によって高レベルに設定され、これによってインバータ
９１の出力信号は低レベルに設定される。次に入力が高
レベルに立上る。このとき、いままで高レベルになって
いるインバータ９９の出力信号は所定期間遅れて低レベ
ルに下がるので、この遅れ期間だけＭＯＳトランジスタ
９３，９４がともにオンし、この期間だけインバータ９
１の出力信号は高レベルに設定される。なお、２つのＭ
ＯＳトランジスタ９５，９６は入力が高レベルの状態か
ら低レベルに立下るときを検出してパルス信号を発生す
るためのものである。

【００２７】図８ないし図１０はそれぞれ、前記アドレ
ストランジションデイテクタ１０で発生するパルス信号
φ_ATもしくはデータトランジションデイテクタ１４で発
生するパルス信号φ_DTに同期して一定パルス幅を持つパ
ルス信号φ_A を発生するパルス発生回路１１の一例を示
す回路図である。

【００２８】図８のものは、ＮＯＲゲート１１１とこの
出力信号を反転するインバータ１１２からなる遅延回路
１１０を複数個縦続接続し、初段の遅延回路１１０内の
ＮＯＲゲート１１１には２個のインバータ１１３，１１
４を直列に介してパルス信号φ_AT（もしくはφ_DT）を供
給し、各段の遅延回路１１０内のＮＯＲゲート１１１に
はパルス信号φ_AT（もしくはφ_DT）を並列的に供給し、
さらに終段の遅延回路１１０の出力信号とパルス信号φ
_AT（もしくはφ_DT）をＮＯＲゲート１１５に供給し、こ
のＮＯＲゲート１１５の出力信号をインバータ１１６で
反転することによって前記一定パルス幅のパルス信号φ
_A を得るようにしたものである。

【００２９】図９のものは図８中の遅延回路１１０内の
ＮＯＲゲート１１１の代りにＮＡＮＤゲート１１７を設
け、各段の遅延回路１１０内のＮＡＮＤゲート１１７に
はインバータ１１３の出力信号を並列的に供給し、さら
に終段の遅延回路１１０の出力信号と上記インバータ１
１３の出力信号とをＮＡＮＤゲート１１８に供給し、こ
のＮＡＮＤゲート１１８の出力信号としてパルス信号φ
_A を得るようにしたものである。

【００３０】図１０のものは、ＮＯＲゲート１２１とこ
の出力信号を一方入力とするＮＡＮＤゲート１２２から
なる遅延回路１２０を複数個縦続接続し、初段の遅延回
路１２０内のＮＯＲゲート１２１には２個のインバータ
１２３，１２４を直列に介してパルス信号φ_AT（もしく
はφ_DT）を供給し、各段の遅延回路１２０内のＮＯＲゲ
ート１２１にはパルス信号φ_AT（もしくはφ_DT）を並列
的に供給し、各段の遅延回路１２０内のＮＡＮＤゲート
１２２には上記インバータ１２３の出力信号を並列的に
供給し、さらに終段の遅延回路１２０の出力信号とパル
ス信号φ_AT（もしくはφ_DT）をＮＯＲゲート１２５に供
給し、このＮＯＲゲート１２５の出力信号をインバータ
１２６で反転することによってパルス信号φ_A を得るよ
うにしたものである。

【００３１】これらの回路ではいずれの場合にも、入力
パルス信号φ_AT（もしくはφ_DT）の立上りに同期して出
力パルス信号φ_A を高レベルに立上げ、その後、入力パ
ルス信号φ_AT（もしくはφ_DT）が低レベルに下がった後
に各遅延回路１１０または１２０の信号遅延時間分だけ
遅れて出力パルス信号φ_A を低レベルに下げるようにし
ている。そしてパルス信号φ_A のパルス幅は遅延回路１
１０または１２０の段数に応じて設定される。また、こ
れらの回路において、φ_A が低レベルに下がらないうち
に再び入力が高レベルになる場合には、この時点から一
定期間は高レベルとなるため、図１中のセンスアンプ１
２，メモリ回路１３等の回路の正常動作が保証される。

【００３２】なお、この発明は上記した実施例に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。たとえば上記実施例ではアドレス入力信号の
みあるいはアドレス入力信号と入力データの変化をとら
えて、直流貫通電流が発生する回路のその電流発生期間
を一定に制御する場合について説明したが、さらにアド
レス入力信号、入力データに加えてチップイネーブル信
号／ＣＥやリードライト制御信号Ｒ／／Ｗ等の制御信号
を含めたすべての入力信号のうちの少なくとも１つの入
力信号のレベル変化をとらえて上記電流発生期間を制御
するようにしてもよい。たとえばチップイネーブル信号
／ＣＥを低レベルに設定することによっデータ読出しを
開始させるような場合（チップイネーブルアクセスモー
ド）も低消費電力化が可能である。

【００３３】また、所定の動作を行う際にＶ_DDとＶ_SSと
の間で直流貫通電流が発生する回路はセンスアンプやメ
モリ回路である場合について説明したが、これはノーマ
リーオン型の負荷を持つデコーダ（たとえばＡＮＤゲー
ト４８や８１）にもこの発明を実施することができる。

【００３４】

【発明の効果】以上説明したようにこの発明によれば、
高速性と低消費電力性を兼備したスタテイック型半導体
記憶装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の概略的な構成を示すブロック図。

【図２】この発明の実施例を説明するための特性図。

【図３】この発明の一実施例の構成を示す回路図。

【図４】この発明の他の実施例の構成を示す回路図。

【図５】この発明のさらに他の実施例の構成を示す回路
図。

【図６】図５の実施例回路の変形例の回路図。

【図７】各実施例で使用されるアドレストランジション
デイテクタもしくはデータトランジションデイテクタの
１ビット分の構成を示す回路図。

【図８】各実施例で使用されるパルス発生回路の一例を
示す回路図。

【図９】各実施例で使用されるパルス発生回路の一例を
示す回路図。

【図１０】各実施例で使用されるパルス発生回路の一例
を示す回路図。

【符号の説明】

１０…アドレストランジションデイテクタ、１１…パル
ス発生回路、１２…センスアンプ、１３…メモリ回路、
１４…データトランジションデイテクタ、ＭＣ…メモリ
セル、／ＢＬ，ＢＬ…ビット線、ＷＬ…ワード線、ＣＳ
Ａ…カラムセンスアンプ、／ＤＬ，ＤＬ…データ線、Ｍ
ＣＡ…メインセンスアンプ、４８，８１…ＡＮＤゲー
ト、６１…差動増幅器、７０…ラッチ回路。

【手続補正書】

【提出日】平成３年１０月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

───────────────────────────────────────────────────── フロントページの続き (72)発明者 磯部 満郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の入力信号の少なくともいずれか１
   つのレベル変化を検知する入力検知手段と、 上記入力検知手段におけるレベル変化検知時に少なくと
   も最小サイクルタイム以上のパルス幅を持つパルス信号
   を発生するパルス発生手段と、 上記パルス発生手段で発生されるパルス信号が供給さ
   れ、ビット線とこのビット線に接続された負荷手段及び
   スタテイック型メモリセルからなり、データの読み出し
   時と書き込みに上記パルス信号の供給の開始に伴って１
   対の電源間で直流貫通電流が発生し、この電流発生期間
   が上記パルス信号の供給の終了に伴って終了するように
   制御されるスタテイック型メモリ回路と、 上記パルス発生手段で発生されるパルス信号が供給さ
   れ、上記パルス信号の供給の開始に伴って上記ビット線
   の信号を増幅し、増幅動作時には１対の電源間で直流貫
   通電流が発生し、上記パルス信号の供給の終了に伴って
   増幅動作が終了するように制御されるスタテイック型セ
   ンスアンプとを具備したことを特徴とするスタテイック
   型半導体記憶装置。