JPH06325574A - アドレス遷移検出回路を内蔵するメモリ装置 - Google Patents
アドレス遷移検出回路を内蔵するメモリ装置Info
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- JPH06325574A JPH06325574A JP7556694A JP7556694A JPH06325574A JP H06325574 A JPH06325574 A JP H06325574A JP 7556694 A JP7556694 A JP 7556694A JP 7556694 A JP7556694 A JP 7556694A JP H06325574 A JPH06325574 A JP H06325574A
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Abstract
(57)【要約】
【目的】電源電圧のレベルを検出して適正レベルにある
ときにＡＴＤパルスを発生するようにし、立上げ時等の
エラー発生を防止できるようなアドレス遷移検出回路を
提供する。 【構成】サメータ１１４は、電源検出回路１１０、チッ
プエネーブル信号に応じてパルスを発生する短パルス発
生回路１１２Ａ、アドレスの遷移によりパルスを発生す
る短パルス発生回路１１２Ｂの各出力を入力としてそれ
らに応じてＡＴＤパルスである信号ＳＭＯを出力する。
電源検出回路１１０は、電源電圧Ｖｃｃの適正レベルの
下限である３Ｖにトリップレベルの設定されたインバー
タを備えており、Ｖｃｃが３ＶになったときにＶｃｃに
沿って電圧上昇した出力信号が論理“ロウ”に変化す
る。またセンスアンプ及びその周辺回路は信号ＳＭＯの
論理“ハイ”から論理“ロウ”への遷移時点でエネーブ
ルされる。したがってセンスアンプ等が動作するときに
はすでにＶｃｃは適正レベルに達しているので正常な動
作を行うことができる。
ときにＡＴＤパルスを発生するようにし、立上げ時等の
エラー発生を防止できるようなアドレス遷移検出回路を
提供する。 【構成】サメータ１１４は、電源検出回路１１０、チッ
プエネーブル信号に応じてパルスを発生する短パルス発
生回路１１２Ａ、アドレスの遷移によりパルスを発生す
る短パルス発生回路１１２Ｂの各出力を入力としてそれ
らに応じてＡＴＤパルスである信号ＳＭＯを出力する。
電源検出回路１１０は、電源電圧Ｖｃｃの適正レベルの
下限である３Ｖにトリップレベルの設定されたインバー
タを備えており、Ｖｃｃが３ＶになったときにＶｃｃに
沿って電圧上昇した出力信号が論理“ロウ”に変化す
る。またセンスアンプ及びその周辺回路は信号ＳＭＯの
論理“ハイ”から論理“ロウ”への遷移時点でエネーブ
ルされる。したがってセンスアンプ等が動作するときに
はすでにＶｃｃは適正レベルに達しているので正常な動
作を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ装置に関し、特に
アドレス遷移検出（Address Transition Detector ：
“ＡＴＤ”）回路を内蔵する半導体メモリ装置に関する
ものである。
アドレス遷移検出（Address Transition Detector ：
“ＡＴＤ”）回路を内蔵する半導体メモリ装置に関する
ものである。
【０００２】
【従来の技術】最近の一般的な非同期式半導体メモリ装
置においては、内部クロックを発生するための技術とし
てアドレス信号の変化を検出してパルスを発生するＡＴ
Ｄ回路を必須としているのは周知の事実である。このＡ
ＴＤ回路を使用する主な理由は、ＡＴＤ回路から出力さ
れるパルスを用いてチップ内部の各回路を駆動すること
により消費電力を減少させ、また信号伝送の高速化を図
るためである。
置においては、内部クロックを発生するための技術とし
てアドレス信号の変化を検出してパルスを発生するＡＴ
Ｄ回路を必須としているのは周知の事実である。このＡ
ＴＤ回路を使用する主な理由は、ＡＴＤ回路から出力さ
れるパルスを用いてチップ内部の各回路を駆動すること
により消費電力を減少させ、また信号伝送の高速化を図
るためである。
【０００３】これに関連して図１１に、一般的なＡＴＤ
回路を内蔵した半導体メモリ装置（この例ではＥＥＰＲ
ＯＭ）のセルアレイ及びその周辺回路をブロック構成図
で示す。同図に示す回路では、入力バッファ１０を経て
入力される外部アドレスのうち、いずれか１つでも変化
が発生するとＡＴＤ回路２０からパルスが発生し、これ
に応答してプリチャージ及び等化回路２２とセンスアン
プ及びデータラッチ回路２６とが動作するようになって
いる。このような回路構成におけるＡＴＤ回路及びそれ
に係る回路の動作を次に説明する。
回路を内蔵した半導体メモリ装置（この例ではＥＥＰＲ
ＯＭ）のセルアレイ及びその周辺回路をブロック構成図
で示す。同図に示す回路では、入力バッファ１０を経て
入力される外部アドレスのうち、いずれか１つでも変化
が発生するとＡＴＤ回路２０からパルスが発生し、これ
に応答してプリチャージ及び等化回路２２とセンスアン
プ及びデータラッチ回路２６とが動作するようになって
いる。このような回路構成におけるＡＴＤ回路及びそれ
に係る回路の動作を次に説明する。
【０００４】図１２は従来技術によるＡＴＤ回路を示す
ブロック構成図、図１３は図１２に示す短パルス発生回
路３８の詳細構成を示す回路図、図１４は図１２に示す
サメータ４０の詳細回路図である。
ブロック構成図、図１３は図１２に示す短パルス発生回
路３８の詳細構成を示す回路図、図１４は図１２に示す
サメータ４０の詳細回路図である。
【０００５】図１２のＡＴＤ回路は、チップ外部から印
加されるアドレス信号Ａｘ０、…、Ａｘｎやチップエネ
ーブル信号バーＣＥｘの論理変化を感知して短パルス
（short pulse）を発生する短パルス発生回路３８と、
多数の短パルス発生回路３８の各出力を１つに集めて所
定のパルスをつくるサメータ（summator）４０とを有し
ており、このサメータ４０の出力である信号ＳＭＯが、
図１１に示すセンスアンプ及びデータラッチ回路２６や
プリチャージ及び等化回路２２などの制御信号として使
用される。同図における各短パルス発生回路３８の回路
構成は図１３のようになっている。
加されるアドレス信号Ａｘ０、…、Ａｘｎやチップエネ
ーブル信号バーＣＥｘの論理変化を感知して短パルス
（short pulse）を発生する短パルス発生回路３８と、
多数の短パルス発生回路３８の各出力を１つに集めて所
定のパルスをつくるサメータ（summator）４０とを有し
ており、このサメータ４０の出力である信号ＳＭＯが、
図１１に示すセンスアンプ及びデータラッチ回路２６や
プリチャージ及び等化回路２２などの制御信号として使
用される。同図における各短パルス発生回路３８の回路
構成は図１３のようになっている。
【０００６】図１３に示すように各短パルス発生回路３
８は内部アドレス信号Ａｐ０、…、Ａｐｎを入力として
おり、そのうちいずれか１つが遷移すると、該当する短
パルス発生回路３８においてＮＡＮＤゲート４４、イン
バータ４６、ＮＯＲゲート４８により遅延回路４２に応
じた長さのパルス信号が発生する。
８は内部アドレス信号Ａｐ０、…、Ａｐｎを入力として
おり、そのうちいずれか１つが遷移すると、該当する短
パルス発生回路３８においてＮＡＮＤゲート４４、イン
バータ４６、ＮＯＲゲート４８により遅延回路４２に応
じた長さのパルス信号が発生する。
【０００７】そして図１４に示すサメータ４０におい
て、短パルス発生回路３８の出力信号Ｓｐ０、バーＳｐ
０、…、Ｓｐｎ、バーＳｐｎのうちいずれかが論理“ハ
イ”（電源電圧に応じたレベル）のパルスで入力される
と、ＮＭＯＳトランジスタ５４、…、５６のうちの該当
するものが導通し、論理“ハイ”の信号ＳＭＯが発生さ
れる。
て、短パルス発生回路３８の出力信号Ｓｐ０、バーＳｐ
０、…、Ｓｐｎ、バーＳｐｎのうちいずれかが論理“ハ
イ”（電源電圧に応じたレベル）のパルスで入力される
と、ＮＭＯＳトランジスタ５４、…、５６のうちの該当
するものが導通し、論理“ハイ”の信号ＳＭＯが発生さ
れる。
【０００８】このような従来技術の動作についてその動
作タイミング図である図１５及び図１６を参照して更に
説明する。内部アドレス信号Ａｐ０、…、Ａｐｎやチッ
プエネーブル信号バーＣＥｘを感知した短パルス発生回
路３８から１つの短パルスが発生される。このとき、出
力信号Ｓｐ０、…、Ｓｐｎは内部アドレス信号Ａｐ０、
…、Ａｐｎが論理“ロウ”（接地電圧に応じたレベル）
から論理“ハイ”に遷移するときにパルスとなり、一
方、出力信号バーＳｐ０、…、バーＳｐｎは内部アドレ
ス信号Ａｐ０、…、Ａｐｎが論理“ハイ”から論理“ロ
ウ”に遷移するときにパルスとなる。尚、入力信号によ
って生じる信号Ｓｐ０、…、バーＳｐｎのパルス幅は遅
延回路４２の遅延時間に応じたものとなる。そして、信
号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎのパル
スはサメータ４０に入力され、センスアンプと周辺回路
のエネーブル信号である信号ＳＭＯが発生される。
作タイミング図である図１５及び図１６を参照して更に
説明する。内部アドレス信号Ａｐ０、…、Ａｐｎやチッ
プエネーブル信号バーＣＥｘを感知した短パルス発生回
路３８から１つの短パルスが発生される。このとき、出
力信号Ｓｐ０、…、Ｓｐｎは内部アドレス信号Ａｐ０、
…、Ａｐｎが論理“ロウ”（接地電圧に応じたレベル）
から論理“ハイ”に遷移するときにパルスとなり、一
方、出力信号バーＳｐ０、…、バーＳｐｎは内部アドレ
ス信号Ａｐ０、…、Ａｐｎが論理“ハイ”から論理“ロ
ウ”に遷移するときにパルスとなる。尚、入力信号によ
って生じる信号Ｓｐ０、…、バーＳｐｎのパルス幅は遅
延回路４２の遅延時間に応じたものとなる。そして、信
号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎのパル
スはサメータ４０に入力され、センスアンプと周辺回路
のエネーブル信号である信号ＳＭＯが発生される。
【０００９】外部から印加される電源電圧Ｖｃｃが、セ
ンスアンプや周辺回路の動作に適した適正な電圧レベル
（すなわち３〜６Ｖ）の範囲にあれば、図１２に示す回
路において信号ＳＭＯも正常に論理“ハイ”にエネーブ
ルされるので、図１５に示すような正常な動作を遂行で
きる。ところが、アドレス信号Ａｘ０、…、Ａｘｎ及び
チップエネーブル信号バーＣＥｘがパワーアップ前には
固定的に入力される状態にあり、このときパワーアップ
されて電源電圧Ｖｃｃが立上げられると、図１６の電圧
波形図に示すように低レベルの電源電圧Ｖｃｃ（約１．
５Ｖ以下）において信号ＳＭＯがセンスアンプや周辺回
路をエネーブルさせてエラーを起こし、正常なセルデー
タのセンシングができなくなることがある。つまり、図
１６中の符号７０で示す部分のように、パワーアップ前
の信号状態により信号ＳＭＯが電源電圧Ｖｃｃの立上が
り途中で発生され、その論理“ハイ”から論理“ロウ”
に遷移するエッジでセンスアンプと周辺回路が動作開始
することがある。このようなエラーが発生すると、セル
データの読出動作における正常なデータ出力に影響する
という問題がある。
ンスアンプや周辺回路の動作に適した適正な電圧レベル
（すなわち３〜６Ｖ）の範囲にあれば、図１２に示す回
路において信号ＳＭＯも正常に論理“ハイ”にエネーブ
ルされるので、図１５に示すような正常な動作を遂行で
きる。ところが、アドレス信号Ａｘ０、…、Ａｘｎ及び
チップエネーブル信号バーＣＥｘがパワーアップ前には
固定的に入力される状態にあり、このときパワーアップ
されて電源電圧Ｖｃｃが立上げられると、図１６の電圧
波形図に示すように低レベルの電源電圧Ｖｃｃ（約１．
５Ｖ以下）において信号ＳＭＯがセンスアンプや周辺回
路をエネーブルさせてエラーを起こし、正常なセルデー
タのセンシングができなくなることがある。つまり、図
１６中の符号７０で示す部分のように、パワーアップ前
の信号状態により信号ＳＭＯが電源電圧Ｖｃｃの立上が
り途中で発生され、その論理“ハイ”から論理“ロウ”
に遷移するエッジでセンスアンプと周辺回路が動作開始
することがある。このようなエラーが発生すると、セル
データの読出動作における正常なデータ出力に影響する
という問題がある。
【００１０】
【発明が解決しようとする課題】したがって本発明の目
的は、第一に、読出動作時に電源電圧のレベルを感知し
て常に正常なセルデータの出力を行えるメモリ装置を提
供することにある。
的は、第一に、読出動作時に電源電圧のレベルを感知し
て常に正常なセルデータの出力を行えるメモリ装置を提
供することにある。
【００１１】第二に、電源電圧がセンスアンプや周辺回
路の動作に十分なレベルになったときに出力がエネーブ
ルされるアドレス遷移検出回路を備えたメモリ装置を提
供することにある。
路の動作に十分なレベルになったときに出力がエネーブ
ルされるアドレス遷移検出回路を備えたメモリ装置を提
供することにある。
【００１２】第三に、チップ外部から供給される電源電
圧のレベルがセンスアンプや周辺回路の動作に十分でな
いときには出力がカットオフされるアドレス遷移検出回
路を備えたメモリ装置を提供することにある。
圧のレベルがセンスアンプや周辺回路の動作に十分でな
いときには出力がカットオフされるアドレス遷移検出回
路を備えたメモリ装置を提供することにある。
【００１３】第四に、電源電圧の電圧レベルを感知し、
そのレベルが十分に高いときにはセンスアンプや周辺回
路の動作をエネーブルさせ、レベルが低いときにはセン
スアンプや周辺回路の動作をディスエーブルさせるアド
レス遷移検出回路を備えたメモリ装置を提供することに
ある。
そのレベルが十分に高いときにはセンスアンプや周辺回
路の動作をエネーブルさせ、レベルが低いときにはセン
スアンプや周辺回路の動作をディスエーブルさせるアド
レス遷移検出回路を備えたメモリ装置を提供することに
ある。
【００１４】第五に、電源電圧のレベルを感知してセン
スアンプや周辺回路の動作を制御することにより、常に
正常なセルデータの出力を可能にするアドレス遷移検出
回路を提供することにある。
スアンプや周辺回路の動作を制御することにより、常に
正常なセルデータの出力を可能にするアドレス遷移検出
回路を提供することにある。
【００１５】第六に、電源電圧が一定のレベル以上のと
きに出力動作がエネーブルされるアドレス遷移検出回路
を提供することにある。
きに出力動作がエネーブルされるアドレス遷移検出回路
を提供することにある。
【００１６】第七に、電源電圧のレベルを感知して電源
検出信号を出力する電源検出回路を備え、その電源検出
信号に応じて、電源電圧のレベルが一定のレベル以上の
場合にアドレス遷移検出回路の出力信号に応じてチップ
動作を遂行するようになったメモリ装置を提供すること
にある。
検出信号を出力する電源検出回路を備え、その電源検出
信号に応じて、電源電圧のレベルが一定のレベル以上の
場合にアドレス遷移検出回路の出力信号に応じてチップ
動作を遂行するようになったメモリ装置を提供すること
にある。
【００１７】第八に、データ読出動作で常に正常なメモ
リセルデータを出力することができる半導体メモリ装置
を提供することにある。
リセルデータを出力することができる半導体メモリ装置
を提供することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、外部から印加されるアドレスや制御
信号に加えて電源電圧のレベルも少なくとも検出して、
電源電圧が適正なレベルにあるときにのみエネーブルさ
れるアドレス遷移検出回路を備え、このアドレス遷移検
出回路の出力信号により、チップ内に存在するセンスア
ンプや周辺回路などの内部回路が制御されることを１つ
の特徴する。
るために本発明は、外部から印加されるアドレスや制御
信号に加えて電源電圧のレベルも少なくとも検出して、
電源電圧が適正なレベルにあるときにのみエネーブルさ
れるアドレス遷移検出回路を備え、このアドレス遷移検
出回路の出力信号により、チップ内に存在するセンスア
ンプや周辺回路などの内部回路が制御されることを１つ
の特徴する。
【００１９】このために本発明に係るアドレス遷移検出
回路は、印加される電源電圧の電圧レベルを検出して電
源電圧が適正レベルとなったときに出力を論理変化させ
る電源検出回路と、アドレスを入力としてその遷移時に
パルスを発生する短パルス発生回路と、電源検出回路及
び短パルス発生回路の各出力を入力としてこれらに応じ
てパルスを発生するサメータと、を少なくとも備えるよ
うにしている。
回路は、印加される電源電圧の電圧レベルを検出して電
源電圧が適正レベルとなったときに出力を論理変化させ
る電源検出回路と、アドレスを入力としてその遷移時に
パルスを発生する短パルス発生回路と、電源検出回路及
び短パルス発生回路の各出力を入力としてこれらに応じ
てパルスを発生するサメータと、を少なくとも備えるよ
うにしている。
【００２０】このような構成をもつアドレス遷移検出回
路を備えるメモリ装置では、常に、電源電圧が内部回路
の動作に適正となるレベル以上でアドレス遷移検出回路
がエネーブルされ、センスアンプや周辺回路がそのアド
レス遷移検出回路の出力信号（ＡＴＤパルス）によって
制御されるので、読出動作時において常に正常な電源電
圧で動作することができ、正常なセルデータが出力され
るようになる。
路を備えるメモリ装置では、常に、電源電圧が内部回路
の動作に適正となるレベル以上でアドレス遷移検出回路
がエネーブルされ、センスアンプや周辺回路がそのアド
レス遷移検出回路の出力信号（ＡＴＤパルス）によって
制御されるので、読出動作時において常に正常な電源電
圧で動作することができ、正常なセルデータが出力され
るようになる。
【００２１】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。図中の同じ要素に対しては可
能な限り同一の符号を使用するものとする。
参照して詳細に説明する。図中の同じ要素に対しては可
能な限り同一の符号を使用するものとする。
【００２２】図１に本発明によるＡＴＤ回路の実施例を
ブロック構成図で示す。同図に示すようにこの例のＡＴ
Ｄ回路は、電源電圧Ｖｃｃと接地電圧Ｖｓｓが加えられ
る電源端子１００に接続された電源検出回路１１０と、
外部から供給されるチップエネーブル信号バーＣＥｘの
入力端子１０２から信号バーＣＥｘを受けて内部信号バ
ーＣＥに整形するバッファ１０６に接続された制御信号
検出用短パルス発生回路１１２Ａと、外部アドレス信号
Ａｘ０、…、Ａｘｎの入力端子１０４から外部アドレス
信号Ａｘ０、…、Ａｘｎを受けて内部アドレス信号Ａｐ
０、…、Ａｐｎに整形するバッファ１０８に接続された
アドレス検出用短パルス発生回路１１２Ｂと、電源検出
回路１１０、制御信号検出用短パルス発生回路１１２
Ａ、及びアドレス検出用短パルス発生回路１１２Ｂの各
出力信号を入力として、センスアンプや周辺回路を制御
する信号ＳＭＯを出力するサメータ１１４と、から構成
されている。
ブロック構成図で示す。同図に示すようにこの例のＡＴ
Ｄ回路は、電源電圧Ｖｃｃと接地電圧Ｖｓｓが加えられ
る電源端子１００に接続された電源検出回路１１０と、
外部から供給されるチップエネーブル信号バーＣＥｘの
入力端子１０２から信号バーＣＥｘを受けて内部信号バ
ーＣＥに整形するバッファ１０６に接続された制御信号
検出用短パルス発生回路１１２Ａと、外部アドレス信号
Ａｘ０、…、Ａｘｎの入力端子１０４から外部アドレス
信号Ａｘ０、…、Ａｘｎを受けて内部アドレス信号Ａｐ
０、…、Ａｐｎに整形するバッファ１０８に接続された
アドレス検出用短パルス発生回路１１２Ｂと、電源検出
回路１１０、制御信号検出用短パルス発生回路１１２
Ａ、及びアドレス検出用短パルス発生回路１１２Ｂの各
出力信号を入力として、センスアンプや周辺回路を制御
する信号ＳＭＯを出力するサメータ１１４と、から構成
されている。
【００２３】制御信号検出用短パルス発生回路１１２Ａ
及びアドレス検出用短パルス発生回路１１２Ｂの各詳細
回路は、図１３に示したものと同様の回路構成で実施可
能なので、ここではその説明を省略する。
及びアドレス検出用短パルス発生回路１１２Ｂの各詳細
回路は、図１３に示したものと同様の回路構成で実施可
能なので、ここではその説明を省略する。
【００２４】図２に図１に示す電源検出回路１１０の回
路例を示す。この電源検出回路１１０は、電源電圧Ｖｃ
ｃと接続ノード１２４との間にチャネルが接続され、ゲ
ートが接地電圧Ｖｓｓ端に接続されたｐ形トランジスタ
１２２（ＰＭＯＳＦＥＴ）と、接続ノード１２４にチャ
ネルが接続され、ゲートが接地電圧端に接続されたデプ
レッション形トランジスタ１２６（ＮＭＯＳＦＥＴ）
と、デプレッション形トランジスタ１２６と接地電圧Ｖ
ｓｓ端との間にチャネルが形成され、インバータ１２０
を通じてチップエネーブル信号バーＣＥをゲートに受け
るｎ形トランジスタ１２８（ＮＭＯＳＦＥＴ）と、接続
ノード１２４から直列接続されて電源検出信号ＰＤＳを
出力するインバータチェーン１３０、１３２、１３４
と、から構成される。
路例を示す。この電源検出回路１１０は、電源電圧Ｖｃ
ｃと接続ノード１２４との間にチャネルが接続され、ゲ
ートが接地電圧Ｖｓｓ端に接続されたｐ形トランジスタ
１２２（ＰＭＯＳＦＥＴ）と、接続ノード１２４にチャ
ネルが接続され、ゲートが接地電圧端に接続されたデプ
レッション形トランジスタ１２６（ＮＭＯＳＦＥＴ）
と、デプレッション形トランジスタ１２６と接地電圧Ｖ
ｓｓ端との間にチャネルが形成され、インバータ１２０
を通じてチップエネーブル信号バーＣＥをゲートに受け
るｎ形トランジスタ１２８（ＮＭＯＳＦＥＴ）と、接続
ノード１２４から直列接続されて電源検出信号ＰＤＳを
出力するインバータチェーン１３０、１３２、１３４
と、から構成される。
【００２５】チップエネーブル信号バーＣＥの反転信号
をゲートに受けるｎ形トランジスタ１２８は、待機（st
and-by）モードで電源電圧Ｖｃｃから接地電圧Ｖｓｓへ
の直流電流の発生を防止するためのトランジスタであ
る。また、電源検出信号ＰＤＳが接地電圧Ｖｓｓ（論理
“ロウ”）にエネーブルされる電源電圧Ｖｃｃのレベル
は、インバータ１３０の入力トリップレベルを調整する
ことで希望のレベルを設定できる。さらに、ｐ形トラン
ジスタ１２２とデプレッション形トランジスタ１２６の
種類は論理を考慮して適切に選択可能である。
をゲートに受けるｎ形トランジスタ１２８は、待機（st
and-by）モードで電源電圧Ｖｃｃから接地電圧Ｖｓｓへ
の直流電流の発生を防止するためのトランジスタであ
る。また、電源検出信号ＰＤＳが接地電圧Ｖｓｓ（論理
“ロウ”）にエネーブルされる電源電圧Ｖｃｃのレベル
は、インバータ１３０の入力トリップレベルを調整する
ことで希望のレベルを設定できる。さらに、ｐ形トラン
ジスタ１２２とデプレッション形トランジスタ１２６の
種類は論理を考慮して適切に選択可能である。
【００２６】尚、このような電源検出回路１１０の構成
については、本出願人により韓国に１９８８年６月２９
日付で特許出願され、１９９２年４月１８日付で特許登
録された特許番号第０５０９１９号（出願番号１９８８
−７９２９号）に開示されている“電源電圧感知回路”
のような構成で実施しても同じ効果を得られる。
については、本出願人により韓国に１９８８年６月２９
日付で特許出願され、１９９２年４月１８日付で特許登
録された特許番号第０５０９１９号（出願番号１９８８
−７９２９号）に開示されている“電源電圧感知回路”
のような構成で実施しても同じ効果を得られる。
【００２７】図３に図１に示すサメータ１１４の回路例
を示す。その構成は、前述の図１４に示したような回路
に加えて、接続ノード１４６と接地電圧Ｖｓｓ端との間
にチャネルが形成され、電源検出信号ＰＤＳをゲートに
受けるＮＭＯＳトランジスタ１４４を更に備えたものと
されている。そして、短パルス発生回路１１２Ａ、１１
２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バー
Ｓｐｎ及び電源検出信号ＰＤＳのうちのいずれか１つが
論理“ハイ”で入力されるときに、接続ノード１４６が
論理“ロウ”となり、これによりインバータ１５４を経
て論理“ハイ”の信号ＳＭＯが出力されるようになって
いる。
を示す。その構成は、前述の図１４に示したような回路
に加えて、接続ノード１４６と接地電圧Ｖｓｓ端との間
にチャネルが形成され、電源検出信号ＰＤＳをゲートに
受けるＮＭＯＳトランジスタ１４４を更に備えたものと
されている。そして、短パルス発生回路１１２Ａ、１１
２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バー
Ｓｐｎ及び電源検出信号ＰＤＳのうちのいずれか１つが
論理“ハイ”で入力されるときに、接続ノード１４６が
論理“ロウ”となり、これによりインバータ１５４を経
て論理“ハイ”の信号ＳＭＯが出力されるようになって
いる。
【００２８】この図１〜図３に示す実施例の出力動作に
ついて、図４及び図５のタイミングを示す波形図を参照
して説明する。
ついて、図４及び図５のタイミングを示す波形図を参照
して説明する。
【００２９】外部から印加される電源電圧Ｖｃｃが所定
のレベル、すなわち“Ｖｃｃ＝３Ｖ〜６Ｖ”であると、
電源検出信号ＰＤＳの論理状態は接地電圧Ｖｓｓのレベ
ルとして一定になる。そして、外部から入力されるアド
レスやチップエネーブル信号の変化を感知して信号Ｓｐ
０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎにパルスが生
じると、この信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バ
ーＳｐｎを入力とするサメータ１１４から信号ＳＭＯが
発生される。したがって、電源電圧Ｖｃｃが一定であれ
ば、ＡＴＤ回路及びそれに係る回路も電源電圧Ｖｃｃか
ら接地電圧Ｖｓｓの間をフルスイング（full-swing）可
能でセンスアンプや周辺回路は正常動作する。このよう
に電源電圧Ｖｃｃが正常な状態で供給されるときには図
４のような信号特性を有する。
のレベル、すなわち“Ｖｃｃ＝３Ｖ〜６Ｖ”であると、
電源検出信号ＰＤＳの論理状態は接地電圧Ｖｓｓのレベ
ルとして一定になる。そして、外部から入力されるアド
レスやチップエネーブル信号の変化を感知して信号Ｓｐ
０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎにパルスが生
じると、この信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バ
ーＳｐｎを入力とするサメータ１１４から信号ＳＭＯが
発生される。したがって、電源電圧Ｖｃｃが一定であれ
ば、ＡＴＤ回路及びそれに係る回路も電源電圧Ｖｃｃか
ら接地電圧Ｖｓｓの間をフルスイング（full-swing）可
能でセンスアンプや周辺回路は正常動作する。このよう
に電源電圧Ｖｃｃが正常な状態で供給されるときには図
４のような信号特性を有する。
【００３０】一方、アドレスの変動やチップエネーブル
信号の入力が、安定した電源電圧Ｖｃｃの印加に先行す
る場合は、次のようになる。これは主に、チップのパワ
ーアップ時における場合が想定される。
信号の入力が、安定した電源電圧Ｖｃｃの印加に先行す
る場合は、次のようになる。これは主に、チップのパワ
ーアップ時における場合が想定される。
【００３１】まず、外部から入力されるアドレスやチッ
プエネーブル信号が電圧レベルＶIH／ＶIL（論理１／
０）に固定されており、その後、電源電圧Ｖｃｃが０Ｖ
から所定の時間で立上がると（上昇する電源電圧Ｖｃｃ
の値は例えば０→６Ｖ、又は０→３Ｖ）、電源検出回路
１１０の電源検出信号ＰＤＳはある一定の電圧までは電
源電圧Ｖｃｃに沿って論理“ハイ”として上昇する。そ
して、インバータ１３０の入力トリップレベル（trip l
evel）を越えたとき、電源検出信号ＰＤＳは論理“ロ
ウ”となる。これに関しては上述の特許番号第０５０９
１９号に詳細に開示されている。
プエネーブル信号が電圧レベルＶIH／ＶIL（論理１／
０）に固定されており、その後、電源電圧Ｖｃｃが０Ｖ
から所定の時間で立上がると（上昇する電源電圧Ｖｃｃ
の値は例えば０→６Ｖ、又は０→３Ｖ）、電源検出回路
１１０の電源検出信号ＰＤＳはある一定の電圧までは電
源電圧Ｖｃｃに沿って論理“ハイ”として上昇する。そ
して、インバータ１３０の入力トリップレベル（trip l
evel）を越えたとき、電源検出信号ＰＤＳは論理“ロ
ウ”となる。これに関しては上述の特許番号第０５０９
１９号に詳細に開示されている。
【００３２】すなわち、電源検出信号ＰＤＳは、電源電
圧Ｖｃｃがセンスアンプや周辺回路の正常な動作が可能
な電圧まで上昇した後に論理“ロウ”となってサメータ
１１４の出力、つまり信号ＳＭＯを論理“ロウ”とす
る。したがって、センスアンプや周辺回路は信号ＳＭＯ
の論理“ハイ”から論理“ロウ”へのエッジで動作開始
することになるが、このときには電源電圧Ｖｃｃは適正
レベルに達しているので正常な動作を行うことができ
る。つまり、電源電圧Ｖｃｃの印加レベルがセンスアン
プや周辺回路を正常動作させ得る電圧レベル以上となっ
て初めて電源検出信号ＰＤＳは論理“ロウ”となり、サ
メータ１１４の出力信号ＳＭＯを論理“ロウ”へ遷移さ
せるので、センスアンプや周辺回路は安定した正常動作
を遂行でき、結果的に正常なセルデータの読出が可能と
なる。
圧Ｖｃｃがセンスアンプや周辺回路の正常な動作が可能
な電圧まで上昇した後に論理“ロウ”となってサメータ
１１４の出力、つまり信号ＳＭＯを論理“ロウ”とす
る。したがって、センスアンプや周辺回路は信号ＳＭＯ
の論理“ハイ”から論理“ロウ”へのエッジで動作開始
することになるが、このときには電源電圧Ｖｃｃは適正
レベルに達しているので正常な動作を行うことができ
る。つまり、電源電圧Ｖｃｃの印加レベルがセンスアン
プや周辺回路を正常動作させ得る電圧レベル以上となっ
て初めて電源検出信号ＰＤＳは論理“ロウ”となり、サ
メータ１１４の出力信号ＳＭＯを論理“ロウ”へ遷移さ
せるので、センスアンプや周辺回路は安定した正常動作
を遂行でき、結果的に正常なセルデータの読出が可能と
なる。
【００３３】図１乃至図３に示した回路構成は本発明の
技術的思想に立脚して実現した最適の実施例であるが、
これら回路の詳細構成は、図１のブロック構成に基づく
ものであれば他にも各種の実施形態があるのは当然であ
る。また、図１に示す構成では、電源端子に接続された
回路を構成して電源電圧のレベルを感知することにより
ＡＴＤ回路の動作を制御するようにしているが、電源電
圧を感知する手段や方法は本発明の技術的範囲内で他に
も種々の実施形態が可能である。
技術的思想に立脚して実現した最適の実施例であるが、
これら回路の詳細構成は、図１のブロック構成に基づく
ものであれば他にも各種の実施形態があるのは当然であ
る。また、図１に示す構成では、電源端子に接続された
回路を構成して電源電圧のレベルを感知することにより
ＡＴＤ回路の動作を制御するようにしているが、電源電
圧を感知する手段や方法は本発明の技術的範囲内で他に
も種々の実施形態が可能である。
【００３４】次に図６に、本発明の他の実施例による半
導体メモリ装置（この例ではＥＥＰＲＯＭ）のセルアレ
イ及びその周辺回路を示す。同図に示す実施例は、セル
アレイ２４と、外部から入力されるアドレス信号ＡＤＤ
をバッファリングする入力バッファ１０に接続され、入
力バッファ１０から出力されるアドレス信号Ａｄｄをデ
コーディングしてセルアレイ２４内のメモリセルを指定
するためのＸ−Ｙデコーダ１４、Ｘデコーダ１６及びＹ
デコーダ１６′と、外部から入力されるアドレス信号の
遷移を感知するＡＴＤ回路２０と、ＡＴＤ回路２０に接
続されたプリチャージ及び等化回路２２と、プリチャー
ジ及び等化回路２２から出力される等化信号ＥＱＳを受
け、また電源検出回路２０６から出力される電源検出信
号バーＰＤＳにより制御されるセンスアンプ及びデータ
ラッチ制御回路２０２と、プリチャージ及び等化回路２
２から出力されるプリチャージ信号ＰＲＥ、及びセンス
アンプ及びデータラッチ制御回路２０２から出力される
データラッチ信号ＤＬＳ、センスアンプ制御信号ＳＡＣ
Ｓにより制御されて、Ｙパス１８を介してメモリセルか
ら出力されたデータをラッチし、セルデータを増幅する
センスアンプ及びデータラッチ回路２６と、から構成さ
れる。
導体メモリ装置（この例ではＥＥＰＲＯＭ）のセルアレ
イ及びその周辺回路を示す。同図に示す実施例は、セル
アレイ２４と、外部から入力されるアドレス信号ＡＤＤ
をバッファリングする入力バッファ１０に接続され、入
力バッファ１０から出力されるアドレス信号Ａｄｄをデ
コーディングしてセルアレイ２４内のメモリセルを指定
するためのＸ−Ｙデコーダ１４、Ｘデコーダ１６及びＹ
デコーダ１６′と、外部から入力されるアドレス信号の
遷移を感知するＡＴＤ回路２０と、ＡＴＤ回路２０に接
続されたプリチャージ及び等化回路２２と、プリチャー
ジ及び等化回路２２から出力される等化信号ＥＱＳを受
け、また電源検出回路２０６から出力される電源検出信
号バーＰＤＳにより制御されるセンスアンプ及びデータ
ラッチ制御回路２０２と、プリチャージ及び等化回路２
２から出力されるプリチャージ信号ＰＲＥ、及びセンス
アンプ及びデータラッチ制御回路２０２から出力される
データラッチ信号ＤＬＳ、センスアンプ制御信号ＳＡＣ
Ｓにより制御されて、Ｙパス１８を介してメモリセルか
ら出力されたデータをラッチし、セルデータを増幅する
センスアンプ及びデータラッチ回路２６と、から構成さ
れる。
【００３５】この図６に示す半導体メモリ装置の動作の
特徴を説明する。入力バッファ１０を通じて外部から入
力されるアドレスのうち、いずれか１つにでも変化が発
生すると、ＡＴＤ回路２０がこれを感知してＡＴＤパル
スを発生する。ＡＴＤ回路２０から発生されたパルスに
基づいて、プリチャージ及び等化回路２２とデータラッ
チ及びセンスアンプ制御回路２０２で必要な制御信号が
発生され、それにより、センスアンプ及びデータラッチ
回路２６において、セルアレイ２４から読出されたデー
タを外部へ伝送したり、あるいはセルアレイ２４にデー
タを書込む動作が制御される。
特徴を説明する。入力バッファ１０を通じて外部から入
力されるアドレスのうち、いずれか１つにでも変化が発
生すると、ＡＴＤ回路２０がこれを感知してＡＴＤパル
スを発生する。ＡＴＤ回路２０から発生されたパルスに
基づいて、プリチャージ及び等化回路２２とデータラッ
チ及びセンスアンプ制御回路２０２で必要な制御信号が
発生され、それにより、センスアンプ及びデータラッチ
回路２６において、セルアレイ２４から読出されたデー
タを外部へ伝送したり、あるいはセルアレイ２４にデー
タを書込む動作が制御される。
【００３６】さらに、センスアンプ及びデータラッチ制
御回路２０２は、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが
印加される電源回路２０４に接続された電源検出回路２
０６からの電源検出信号バーＰＤＳによって制御され
る。
御回路２０２は、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが
印加される電源回路２０４に接続された電源検出回路２
０６からの電源検出信号バーＰＤＳによって制御され
る。
【００３７】図１に示すサメータ１１４では、電源検出
回路１１０の電源検出信号ＰＤＳと、制御信号検出用短
パルス発生回路１１２Ａの出力信号及びアドレス検出用
短パルス発生回路１１２Ｂの出力信号Ｓｐ０、バーＳｐ
０、…、Ｓｐｎ、バーＳｐｎとを入力としてプリチャー
ジ及び等化回路２２を制御する信号ＳＭＯを出力する構
成とした。一方、図６に示す実施例のＡＴＤ回路におけ
るサメータ４０は、制御信号検出用短パルス発生回路１
１２Ａの出力信号及びアドレス検出用短パルス発生回路
１１２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、
バーＳｐｎを入力とし、プリチャージ及び等化回路２２
を制御する信号ＳＭＯを出力するようになっている。
回路１１０の電源検出信号ＰＤＳと、制御信号検出用短
パルス発生回路１１２Ａの出力信号及びアドレス検出用
短パルス発生回路１１２Ｂの出力信号Ｓｐ０、バーＳｐ
０、…、Ｓｐｎ、バーＳｐｎとを入力としてプリチャー
ジ及び等化回路２２を制御する信号ＳＭＯを出力する構
成とした。一方、図６に示す実施例のＡＴＤ回路におけ
るサメータ４０は、制御信号検出用短パルス発生回路１
１２Ａの出力信号及びアドレス検出用短パルス発生回路
１１２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、
バーＳｐｎを入力とし、プリチャージ及び等化回路２２
を制御する信号ＳＭＯを出力するようになっている。
【００３８】図７は、図６に示すＡＴＤ回路２０とその
関連回路の概略ブロック構成を示している。同図より分
かるようにこの例のＡＴＤ回路２０の構成は、外部から
供給されるチップエネーブル信号バーＣＥｘの入力端子
１０２からチップエネーブル信号バーＣＥｘを受けて内
部信号バーＣＥに整形化するバッファ１０６に接続され
た制御信号検出用短パルス発生回路１１２Ａと、外部ア
ドレス信号Ａｘ０、…、Ａｘｎの入力端子１０４から外
部アドレス信号Ａｘ０、…Ａｘｎを受けて内部アドレス
信号Ａｐ０、…、Ａｐｎに整形化するバッファ１０８に
接続されたアドレス検出用短パルス発生回路１１２Ｂ
と、制御信号検出用短パルス発生回路１１２Ａ及びアド
レス検出用短パルス発生回路１１２Ｂの各出力信号を入
力としてプリチャージ及び等化回路２２を制御する信号
ＳＭＯを出力するサメータ１１４と、から構成されてい
る。そして同図に示すように、電源電圧Ｖｃｃ及び接地
電圧Ｖｓｓが入力される電源回路１００に接続された電
源検出回路２０６から電源検出信号バーＰＤＳを出力
し、センスアンプ及びデータラッチ制御回路２０２を制
御している。
関連回路の概略ブロック構成を示している。同図より分
かるようにこの例のＡＴＤ回路２０の構成は、外部から
供給されるチップエネーブル信号バーＣＥｘの入力端子
１０２からチップエネーブル信号バーＣＥｘを受けて内
部信号バーＣＥに整形化するバッファ１０６に接続され
た制御信号検出用短パルス発生回路１１２Ａと、外部ア
ドレス信号Ａｘ０、…、Ａｘｎの入力端子１０４から外
部アドレス信号Ａｘ０、…Ａｘｎを受けて内部アドレス
信号Ａｐ０、…、Ａｐｎに整形化するバッファ１０８に
接続されたアドレス検出用短パルス発生回路１１２Ｂ
と、制御信号検出用短パルス発生回路１１２Ａ及びアド
レス検出用短パルス発生回路１１２Ｂの各出力信号を入
力としてプリチャージ及び等化回路２２を制御する信号
ＳＭＯを出力するサメータ１１４と、から構成されてい
る。そして同図に示すように、電源電圧Ｖｃｃ及び接地
電圧Ｖｓｓが入力される電源回路１００に接続された電
源検出回路２０６から電源検出信号バーＰＤＳを出力
し、センスアンプ及びデータラッチ制御回路２０２を制
御している。
【００３９】図７に示す短パルス発生回路１１２Ａ、１
１２Ｂは図１の実施例における短パルス発生回路と同じ
構成とされて動作し、また、図７に示すサメータ４０は
図１４に示したサメータと同じ構成で実施し得る。
１２Ｂは図１の実施例における短パルス発生回路と同じ
構成とされて動作し、また、図７に示すサメータ４０は
図１４に示したサメータと同じ構成で実施し得る。
【００４０】図８には、図７に示す電源検出回路２０６
の回路例を示している。この電源検出回路２０６の構成
は、電源電圧Ｖｃｃ端と接続ノードＮ１との間にチャネ
ルが接続され、ゲート端子に接地電圧Ｖｓｓを受けるＰ
ＭＯＳトランジスタ１２２と、接続ノードＮ１にチャネ
ルが接続され、ゲート端子に接地電圧Ｖｓｓを受けるデ
プレッション形トランジスタ１２６と、デプレッション
形トランジスタ１２６と接地電圧Ｖｓｓ端との間に接続
され、ゲート端子にインバータ１２０を介してチップエ
ネーブル信号バーＣＥを受けるＮＭＯＳトランジスタ１
２８と、接続ノードＮ１から直列接続されて電源検出信
号バーＰＤＳを出力するインバータ１３０、１３４、１
３６、２０８と、からなるものである。
の回路例を示している。この電源検出回路２０６の構成
は、電源電圧Ｖｃｃ端と接続ノードＮ１との間にチャネ
ルが接続され、ゲート端子に接地電圧Ｖｓｓを受けるＰ
ＭＯＳトランジスタ１２２と、接続ノードＮ１にチャネ
ルが接続され、ゲート端子に接地電圧Ｖｓｓを受けるデ
プレッション形トランジスタ１２６と、デプレッション
形トランジスタ１２６と接地電圧Ｖｓｓ端との間に接続
され、ゲート端子にインバータ１２０を介してチップエ
ネーブル信号バーＣＥを受けるＮＭＯＳトランジスタ１
２８と、接続ノードＮ１から直列接続されて電源検出信
号バーＰＤＳを出力するインバータ１３０、１３４、１
３６、２０８と、からなるものである。
【００４１】図１０に、図６及び図７に示すセンスアン
プ及びデータラッチ制御回路２０２の回路例を示す。セ
ンスアンプ制御信号ＳＡＣＳを出力する部分は、プリチ
ャージ及び等化回路２２から出力される信号ＥＱＳを入
力とするインバータ２１０と、インバータ２１０の出力
信号を所定時間遅延するための遅延回路２１２と、この
遅延回路２１２に接続されるインバータ２１４と、信号
ＥＱＳ及びインバータ２１４の出力信号を入力とするＮ
ＡＮＤゲート２１６と、ＮＡＮＤゲート２１６に接続さ
れるインバータ２１８と、インバータ２１８の出力信号
と電源検出信号バーＰＤＳを入力とするＮＡＮＤゲート
２２０と、このＮＡＮＤゲート２２０の出力信号を入力
としてセンスアンプ制御信号ＳＡＣＳを発生するインバ
ータ２２２と、から構成される。
プ及びデータラッチ制御回路２０２の回路例を示す。セ
ンスアンプ制御信号ＳＡＣＳを出力する部分は、プリチ
ャージ及び等化回路２２から出力される信号ＥＱＳを入
力とするインバータ２１０と、インバータ２１０の出力
信号を所定時間遅延するための遅延回路２１２と、この
遅延回路２１２に接続されるインバータ２１４と、信号
ＥＱＳ及びインバータ２１４の出力信号を入力とするＮ
ＡＮＤゲート２１６と、ＮＡＮＤゲート２１６に接続さ
れるインバータ２１８と、インバータ２１８の出力信号
と電源検出信号バーＰＤＳを入力とするＮＡＮＤゲート
２２０と、このＮＡＮＤゲート２２０の出力信号を入力
としてセンスアンプ制御信号ＳＡＣＳを発生するインバ
ータ２２２と、から構成される。
【００４２】また、データラッチ信号ＤＬＳを出力する
部分は、信号ＥＱＳを入力とするインバータ２２６と、
インバータ２２６の出力信号を所定時間遅延するための
遅延回路２２８と、遅延回路２２８に接続されるインバ
ータ２３０と、信号ＥＱＳ及びインバータ２３０の出力
信号を入力とするＮＡＮＤゲート２３２と、このＮＡＮ
Ｄゲート２３２の出力信号を入力とするインバータ２３
４と、インバータ２１８の出力信号を反転させるインバ
ータ２２４及びインバータ２３４の各出力信号を入力と
するＮＡＮＤゲート２３６と、ＮＡＮＤゲート２３６の
出力信号及び電源検出信号バーＰＤＳを入力とするＮＡ
ＮＤゲート２３８と、ＮＡＮＤゲート２３８の出力信号
を入力としてデータラッチ信号ＤＬＳを発生するための
インバータ２４０と、から構成される。
部分は、信号ＥＱＳを入力とするインバータ２２６と、
インバータ２２６の出力信号を所定時間遅延するための
遅延回路２２８と、遅延回路２２８に接続されるインバ
ータ２３０と、信号ＥＱＳ及びインバータ２３０の出力
信号を入力とするＮＡＮＤゲート２３２と、このＮＡＮ
Ｄゲート２３２の出力信号を入力とするインバータ２３
４と、インバータ２１８の出力信号を反転させるインバ
ータ２２４及びインバータ２３４の各出力信号を入力と
するＮＡＮＤゲート２３６と、ＮＡＮＤゲート２３６の
出力信号及び電源検出信号バーＰＤＳを入力とするＮＡ
ＮＤゲート２３８と、ＮＡＮＤゲート２３８の出力信号
を入力としてデータラッチ信号ＤＬＳを発生するための
インバータ２４０と、から構成される。
【００４３】次に、図７乃至図１０を参照してこの実施
例による半導体メモリ装置の動作をより詳細に説明す
る。まず、パワーアップ時に、アドレス信号及びチップ
エネーブル信号が電圧レベルＶIH／ＶILに固定された状
態で、外部電源電圧Ｖｃｃが０Ｖから所定時間で立上が
ると、電源検出回路２０６から出力される電源検出信号
バーＰＤＳは、電源電圧Ｖｃｃが０．０Ｖ〜３．０Ｖの
範囲内では論理“ロウ”に維持される。したがってこの
ときは、図１０のセンスアンプ及びデータラッチ制御回
路２０２において、ＮＡＮＤゲート２２０、２３８の一
入力信号である電源検出信号バーＰＤＳにより、ノード
Ｐ及びノードＱの論理状態に関係なくセンスアンプ制御
信号ＳＡＣＳ及びデータラッチ信号ＤＬＳは論理“ロ
ウ”とされ、図６に示すセンスアンプ及びデータラッチ
回路２６は継続してエネーブルとされる。すなわち、電
源電圧Ｖｃｃのレベルが０．０Ｖ〜３．０Ｖの場合には
データラッチ動作などは行われない。
例による半導体メモリ装置の動作をより詳細に説明す
る。まず、パワーアップ時に、アドレス信号及びチップ
エネーブル信号が電圧レベルＶIH／ＶILに固定された状
態で、外部電源電圧Ｖｃｃが０Ｖから所定時間で立上が
ると、電源検出回路２０６から出力される電源検出信号
バーＰＤＳは、電源電圧Ｖｃｃが０．０Ｖ〜３．０Ｖの
範囲内では論理“ロウ”に維持される。したがってこの
ときは、図１０のセンスアンプ及びデータラッチ制御回
路２０２において、ＮＡＮＤゲート２２０、２３８の一
入力信号である電源検出信号バーＰＤＳにより、ノード
Ｐ及びノードＱの論理状態に関係なくセンスアンプ制御
信号ＳＡＣＳ及びデータラッチ信号ＤＬＳは論理“ロ
ウ”とされ、図６に示すセンスアンプ及びデータラッチ
回路２６は継続してエネーブルとされる。すなわち、電
源電圧Ｖｃｃのレベルが０．０Ｖ〜３．０Ｖの場合には
データラッチ動作などは行われない。
【００４４】一方、外部から印加される電源電圧Ｖｃｃ
が立上がって３．０Ｖ〜６．０Ｖの範囲、すなわち適正
レベルになると、図９に示すように電源検出信号バーＰ
ＤＳが論理“ハイ”となり、したがって、図１０に示す
ＮＡＮＤゲート２２０、２３８の出力に影響しなくな
る。その結果、プリチャージ及び等化回路２２から出力
される信号ＥＱＳの入力に応じてセンスアンプ制御信号
ＳＡＣＳ及びデータラッチ信号ＤＬＳはパルス状に発生
され、正常な半導体メモリ装置の動作が可能となる。
が立上がって３．０Ｖ〜６．０Ｖの範囲、すなわち適正
レベルになると、図９に示すように電源検出信号バーＰ
ＤＳが論理“ハイ”となり、したがって、図１０に示す
ＮＡＮＤゲート２２０、２３８の出力に影響しなくな
る。その結果、プリチャージ及び等化回路２２から出力
される信号ＥＱＳの入力に応じてセンスアンプ制御信号
ＳＡＣＳ及びデータラッチ信号ＤＬＳはパルス状に発生
され、正常な半導体メモリ装置の動作が可能となる。
【００４５】つまり、この例の半導体メモリ装置におい
ては、電源電圧Ｖｃｃの電圧レベルが所定レベル以上の
適正範囲にあるときには、ＡＴＤ回路２０の出力信号に
応答してセンスアンプ制御信号ＳＡＣＳ及びデータラッ
チ信号ＤＬＳが制御され、電源電圧Ｖｃｃの電圧レベル
が所定の電圧レベルより低い適正範囲外にあるときに
は、電源検出信号バーＰＤＳによりセンスアンプ制御信
号ＳＡＣＳ及びデータラッチ信号ＤＬＳが抑止される。
ては、電源電圧Ｖｃｃの電圧レベルが所定レベル以上の
適正範囲にあるときには、ＡＴＤ回路２０の出力信号に
応答してセンスアンプ制御信号ＳＡＣＳ及びデータラッ
チ信号ＤＬＳが制御され、電源電圧Ｖｃｃの電圧レベル
が所定の電圧レベルより低い適正範囲外にあるときに
は、電源検出信号バーＰＤＳによりセンスアンプ制御信
号ＳＡＣＳ及びデータラッチ信号ＤＬＳが抑止される。
【００４６】
【発明の効果】以上述べてきたように本発明によれば、
電源電圧が適正レベルにありセンスアンプや周辺回路が
正常に動作できるときに出力がエネーブルされるアドレ
ス遷移検出回路を備えたメモリ装置を提供できる。ま
た、電源電圧の電圧レベルを感知し、その電圧レベルが
一定のレベル以上の場合にはアドレス遷移検出回路の出
力信号に対応してチップ動作を遂行でき、一定のレベル
より低いときには電源検出回路から出力される電源検出
信号により制御されて、常に正常な動作を行えるメモリ
装置を提供することができる。その結果、パワーアップ
時などの誤動作によるエラー発生を防止して、常に正常
な安定した読出動作を遂行できるメモリ装置を提供でき
るようになる。
電源電圧が適正レベルにありセンスアンプや周辺回路が
正常に動作できるときに出力がエネーブルされるアドレ
ス遷移検出回路を備えたメモリ装置を提供できる。ま
た、電源電圧の電圧レベルを感知し、その電圧レベルが
一定のレベル以上の場合にはアドレス遷移検出回路の出
力信号に対応してチップ動作を遂行でき、一定のレベル
より低いときには電源検出回路から出力される電源検出
信号により制御されて、常に正常な動作を行えるメモリ
装置を提供することができる。その結果、パワーアップ
時などの誤動作によるエラー発生を防止して、常に正常
な安定した読出動作を遂行できるメモリ装置を提供でき
るようになる。
【図１】本発明の実施例を示すアドレス遷移検出回路の
ブロック構成図。
ブロック構成図。
【図２】図１に示す電源検出回路の回路例を示す回路
図。
図。
【図３】図１に示すサメータの回路例を示す回路図。
【図４】図１に示すアドレス遷移検出回路に適正な電源
電圧が印加されている状態での信号タイミングを示す波
形図。
電圧が印加されている状態での信号タイミングを示す波
形図。
【図５】図１に示すアドレス遷移検出回路における電源
電圧立上げ時の信号状態を示す波形図。
電圧立上げ時の信号状態を示す波形図。
【図６】本発明の実施例を示す半導体メモリ装置のブロ
ック構成図。
ック構成図。
【図７】図６に示すアドレス遷移検出回路の構成例とそ
の関連回路を示すブロック構成図。
の関連回路を示すブロック構成図。
【図８】図６及び図７に示す電源検出回路の回路例を示
す回路図。
す回路図。
【図９】図８に示す回路の出力状態を示す波形図。
【図１０】図６及び７に示すセンスアンプ及びデータラ
ッチ制御回路の回路例を示す回路図。
ッチ制御回路の回路例を示す回路図。
【図１１】従来における一般的な半導体メモリ装置のセ
ルアレイ及びその周辺回路を示すブロック構成図。
ルアレイ及びその周辺回路を示すブロック構成図。
【図１２】従来技術によるアドレス遷移検出回路を示す
ブロック構成図。
ブロック構成図。
【図１３】図１２に示す短パルス発生回路の回路構成を
示す回路図。
示す回路図。
【図１４】図１２に示すサメータの回路構成を示す回路
図。
図。
【図１５】図１２に示すアドレス遷移検出回路に適正な
電源電圧が印加されている状態での信号タイミングを示
す波形図。
電源電圧が印加されている状態での信号タイミングを示
す波形図。
【図１６】図１２に示すアドレス遷移検出回路における
電源電圧立上げ時の信号状態を示す波形図。
電源電圧立上げ時の信号状態を示す波形図。
２２ プリチャージ及び等化回路 ２６ センスアンプ及びデータラッチ回路 １００、２０４ 電源端子 １１０、２０６ 電源検出回路 １１２Ａ 制御信号検出用短パルス発生回路 １１２Ｂ アドレス検出用短パルス発生回路 １１４ サメータ ２０２ センスアンプ及びデータラッチ制御回路 ＰＤＳ 電源検出信号 ＰＲＥ プリチャージ信号 ＤＬＳ データラッチ制御信号 ＳＡＣＳ センスアンプ制御信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/00 ３０９ Ｆ 6741−5Ｌ ５２０ Ｚ
Claims (5)
- 【請求項１】 アドレス遷移検出回路を備えたメモリ装
置において、 アドレス遷移検出回路が、印加される電源電圧の電圧レ
ベルを検出して電源電圧が適正レベルとなったときに出
力を論理変化させる電源検出回路と、アドレス信号を入
力としてその遷移時にパルスを発生する短パルス発生回
路と、電源検出回路及び短パルス発生回路の各出力を入
力としてこれらに応じてパルスを発生するサメータと、
を有してなることを特徴とするメモリ装置。 - 【請求項２】 チップエネーブル信号を入力としてその
遷移時にパルスを発生する短パルス発生回路をアドレス
遷移検出回路に更に備え、その出力もサメータの一入力
とされる請求項１記載のメモリ装置。 - 【請求項３】 外部から入力されるアドレス信号をデコ
ーディングしてセルアレイ内のメモリセルを指定するよ
うになった半導体メモリ装置において、 アドレス信号の遷移を感知するアドレス遷移検出回路
と、 アドレス遷移検出回路の出力信号に基づいてプリチャー
ジ信号及び等化信号を発生するプリチャージ及び等化回
路と、 外部から印加される電源電圧の電圧レベルを検出して電
源検出信号を発生する電源検出回路と、 等化信号を入力とし、電源検出信号に応じてセンスアン
プ制御信号及びデータラッチ制御信号を発生するセンス
アンプ及びデータラッチ制御回路と、 プリチャージ信号を入力とし、データラッチ制御信号に
よりデータをラッチすると共にセンスアンプ制御信号に
よりデータを増幅するセンスアンプ及びデータラッチ回
路と、を少なくとも備えることを特徴とする半導体メモ
リ装置。 - 【請求項４】 電源電圧が所定の電圧レベル以上のとき
には、アドレス遷移検出回路の出力信号に応じてセンス
アンプ制御信号及びデータラッチ信号が出力され、電源
電圧が前記所定の電圧レベルより低いときには、電源検
出信号によりセンスアンプ制御信号及びデータラッチ信
号が抑止されるようになっている請求項３記載の半導体
メモリ装置。 - 【請求項５】 電源電圧における所定の電圧レベルが
３．０Ｖである請求項４記載の半導体メモリ装置。
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