JP2000132978A - 連想メモリ（ｃａｍ） - Google Patents
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Abstract
(57)【要約】
【課題】 連想メモリ（ＣＡＭ）セルおよびＣＡＭ回路
の高速化および低消費電力化を図る。 【解決手段】 ワードマッチライン２０と、ワードマッ
チラインに並列接続された複数の連想メモリ（ＣＡＭ）
セル３５と、ワードマッチライン２０を充電するための
充電回路２１と、充電回路と前記ワードマッチラインと
の間に設けられた電圧制御用デバイス４１と、を含む連
想メモリ（ＣＡＭ）回路４０が提供される。
の高速化および低消費電力化を図る。 【解決手段】 ワードマッチライン２０と、ワードマッ
チラインに並列接続された複数の連想メモリ（ＣＡＭ）
セル３５と、ワードマッチライン２０を充電するための
充電回路２１と、充電回路と前記ワードマッチラインと
の間に設けられた電圧制御用デバイス４１と、を含む連
想メモリ（ＣＡＭ）回路４０が提供される。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、連想（内
容アクセス）メモリ（ＣＡＭ：Content Addressable Me
mory)に関し、さらに詳しく言えば、ＣＡＭセル、複数
のＣＡＭセルからなるＣＡＭワードとそれに付随するワ
ードマッチラインの構成（以下、本明細書では「ＣＡＭ
ワード回路」と呼ぶ）に関する。
容アクセス）メモリ（ＣＡＭ：Content Addressable Me
mory)に関し、さらに詳しく言えば、ＣＡＭセル、複数
のＣＡＭセルからなるＣＡＭワードとそれに付随するワ
ードマッチラインの構成（以下、本明細書では「ＣＡＭ
ワード回路」と呼ぶ）に関する。
【０００２】
【従来の技術】ＣＡＭは検索データと一致している記憶
データを検索し、一致しているデータを記憶している場
所を示すアドレス等の、一致データと関連付けられた情
報を読み出すことができるメモリである。半導体技術の
進歩と共に、ＣＡＭもより高密度で高速アクセスがで
き、かつ低消費電力なものが求められている。
データを検索し、一致しているデータを記憶している場
所を示すアドレス等の、一致データと関連付けられた情
報を読み出すことができるメモリである。半導体技術の
進歩と共に、ＣＡＭもより高密度で高速アクセスがで
き、かつ低消費電力なものが求められている。
【０００３】図１は従来のスタテイック型のＣＡＭセル
の例（「ＣＭＯＳＶＬＳＩ設計の原理」ｐ．３１０から
抜粋）を示した図である。ＣＡＭセル１０はＣＭＯＳト
ランジスタからなるインバータの出力を他方のインバー
タの入力に互いに接続したインバータ対からなるデータ
保持部１１と、ビットライン１２、１３とデータ保持部
１０との間に設けられたＮＭＯＳトランジスタからなる
トランスファゲート１４、１５を有している。このトラ
ンスファゲート１４、１５のゲートにはワードラインが
接続されている。さらに、ＣＡＭセル１０はビットライ
ン１２、１３に直列接続されたＮＭＯＳトランジスタ１
６、１７を有している。トランジスタ１６、１７のゲー
トは各インバータの出力に接続されている。また、トラ
ンジスタ１６、１７間のビットマッチノード１８はＮＭ
ＯＳトランジスタ１９のゲートに接続されている。トラ
ンジスタ１９はワードマッチライン２０に接続され、ワ
ードマッチライン２０の駆動用トランジスタとして機能
する。
の例（「ＣＭＯＳＶＬＳＩ設計の原理」ｐ．３１０から
抜粋）を示した図である。ＣＡＭセル１０はＣＭＯＳト
ランジスタからなるインバータの出力を他方のインバー
タの入力に互いに接続したインバータ対からなるデータ
保持部１１と、ビットライン１２、１３とデータ保持部
１０との間に設けられたＮＭＯＳトランジスタからなる
トランスファゲート１４、１５を有している。このトラ
ンスファゲート１４、１５のゲートにはワードラインが
接続されている。さらに、ＣＡＭセル１０はビットライ
ン１２、１３に直列接続されたＮＭＯＳトランジスタ１
６、１７を有している。トランジスタ１６、１７のゲー
トは各インバータの出力に接続されている。また、トラ
ンジスタ１６、１７間のビットマッチノード１８はＮＭ
ＯＳトランジスタ１９のゲートに接続されている。トラ
ンジスタ１９はワードマッチライン２０に接続され、ワ
ードマッチライン２０の駆動用トランジスタとして機能
する。
【０００４】図１のＣＡＭセル１０は、低消費電力化と
高速化に関わる以下のような問題点を有している。すな
わち、リード動作のために、ビットライン１２、１３は
ハイレベルにプリチャージされる。この時トランジスタ
１６または１７がオンしているので、ビットマッチノー
ド１８がハイレベルになる。そして、駆動用トランジス
タ１９がオンして、ワードマッチライン２０はロウレベ
ルに放電される。一方、サーチ動作のために、ワードマ
ッチライン２０はハイレベルにプリチャージする必要が
ある。この時、ビットライン１２、１３はロウレベルに
固定する必要がある。
高速化に関わる以下のような問題点を有している。すな
わち、リード動作のために、ビットライン１２、１３は
ハイレベルにプリチャージされる。この時トランジスタ
１６または１７がオンしているので、ビットマッチノー
ド１８がハイレベルになる。そして、駆動用トランジス
タ１９がオンして、ワードマッチライン２０はロウレベ
ルに放電される。一方、サーチ動作のために、ワードマ
ッチライン２０はハイレベルにプリチャージする必要が
ある。この時、ビットライン１２、１３はロウレベルに
固定する必要がある。
【０００５】したがって、待機状態でリード動作に備え
ている場合に、サーチ要求が来た場合、サーチ動作に入
る前にビットライン１２、１３をいったん放電する必要
がある。その後、ワードマッチライン２０をハイレベル
に充電し、ここで初めてサーチ動作に入ることになる。
その結果、ビットライン１２、１３の放電分だけ電力が
無駄に消費され、サーチ動作に入る時間も遅くなる。ビ
ットライン１２、１３は容量が大きく、サーチのために
は全てのビットラインを放電しなければならない。従っ
て、ここで無駄に捨てられる電力は極めて大きいのみな
らず、接地線にのるノイズの問題もでてくる。また、サ
ーチ終了後、待機状態でリード動作に備えるために、ビ
ットライン１２、１３はプリチャージされるが、サーチ
動作前にプリチャージされて、データが一致していたた
めに放電されなかったワードマッチライン２０上の電力
も、この過程で無駄に消費（放電）される。
ている場合に、サーチ要求が来た場合、サーチ動作に入
る前にビットライン１２、１３をいったん放電する必要
がある。その後、ワードマッチライン２０をハイレベル
に充電し、ここで初めてサーチ動作に入ることになる。
その結果、ビットライン１２、１３の放電分だけ電力が
無駄に消費され、サーチ動作に入る時間も遅くなる。ビ
ットライン１２、１３は容量が大きく、サーチのために
は全てのビットラインを放電しなければならない。従っ
て、ここで無駄に捨てられる電力は極めて大きいのみな
らず、接地線にのるノイズの問題もでてくる。また、サ
ーチ終了後、待機状態でリード動作に備えるために、ビ
ットライン１２、１３はプリチャージされるが、サーチ
動作前にプリチャージされて、データが一致していたた
めに放電されなかったワードマッチライン２０上の電力
も、この過程で無駄に消費（放電）される。
【０００６】一方、待機状態でサーチ動作に備えた場
合、リード要求が来ると、リード動作に入る前に全ビッ
トラインをプリチャージ状態に充電する必要があり、こ
の過程で全てのワードマッチラインは放電される。リー
ド後は、全ビットラインを放電し、全ワードマッチライ
ンをプリチャージする。従って、この場合も電力が無駄
に消費され、リード動作に入る時間も遅くなる。また、
ビットライン充電電流のため、電源線のノイズに対して
考慮を払わねばならない。なお、図１の従来のＣＡＭセ
ル１０では、リード時（ライト時）とサーチ時とで、ビ
ットライン１２、１３上のデータの極性（ハイまたはロ
ー）を逆にする必要があるという欠点もある。
合、リード要求が来ると、リード動作に入る前に全ビッ
トラインをプリチャージ状態に充電する必要があり、こ
の過程で全てのワードマッチラインは放電される。リー
ド後は、全ビットラインを放電し、全ワードマッチライ
ンをプリチャージする。従って、この場合も電力が無駄
に消費され、リード動作に入る時間も遅くなる。また、
ビットライン充電電流のため、電源線のノイズに対して
考慮を払わねばならない。なお、図１の従来のＣＡＭセ
ル１０では、リード時（ライト時）とサーチ時とで、ビ
ットライン１２、１３上のデータの極性（ハイまたはロ
ー）を逆にする必要があるという欠点もある。
【０００７】図２は従来のＣＡＭワード回路の例を示し
た図である。ワードマッチライン２０には複数のＣＡＭ
セル１０が並列に接続されている。ワードマッチライン
２０上の信号はバッファ２３を介してマッチ信号として
出力される。また、ワードマッチライン２０にはプリチ
ャージ回路２１が接続され、プリチャージ信号２２に応
じてワードマッチライン２０をプリチャージする。
た図である。ワードマッチライン２０には複数のＣＡＭ
セル１０が並列に接続されている。ワードマッチライン
２０上の信号はバッファ２３を介してマッチ信号として
出力される。また、ワードマッチライン２０にはプリチ
ャージ回路２１が接続され、プリチャージ信号２２に応
じてワードマッチライン２０をプリチャージする。
【０００８】図２のＣＡＭワード回路は、特に消費電力
に関わる以下のような問題点を有している。すなわち、
図２のＣＡＭセル回路は、データ不一致のワードでマッ
チライン２０が電源電位から接地電位まで放電させられ
るので、消費電力が大きい。ＣＡＭでは、サーチ動作で
入力データがすべての記憶セルに送り込まれ、記憶して
いるデータと比較されるが、図２の構成を含む従来の回
路形式では、ワードとして一致しないアドレスのワード
マッチラインは全部放電させられるため、ワードマッチ
ラインの充放電電力は全体の消費電力を大きく左右す
る。具体的には、ワードマッチラインの全静電容量を
Ｃ、充電時と放電時の電位差をＶ、サーチ動作周波数を
ｆとすると、ワードマッチラインの消費電力はｆＣＶ２
となり、電圧振幅Ｖの平方に比例する。したがって、ワ
ードマッチラインの電圧振幅が大きいことは低消費電力
化を達成する上で極めて不利である。
に関わる以下のような問題点を有している。すなわち、
図２のＣＡＭセル回路は、データ不一致のワードでマッ
チライン２０が電源電位から接地電位まで放電させられ
るので、消費電力が大きい。ＣＡＭでは、サーチ動作で
入力データがすべての記憶セルに送り込まれ、記憶して
いるデータと比較されるが、図２の構成を含む従来の回
路形式では、ワードとして一致しないアドレスのワード
マッチラインは全部放電させられるため、ワードマッチ
ラインの充放電電力は全体の消費電力を大きく左右す
る。具体的には、ワードマッチラインの全静電容量を
Ｃ、充電時と放電時の電位差をＶ、サーチ動作周波数を
ｆとすると、ワードマッチラインの消費電力はｆＣＶ２
となり、電圧振幅Ｖの平方に比例する。したがって、ワ
ードマッチラインの電圧振幅が大きいことは低消費電力
化を達成する上で極めて不利である。
【０００９】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の問題点を解消することである。具体的に
は、高速で低消費電力なＣＡＭセルおよびＣＡＭワード
回路を提供することである。
した従来技術の問題点を解消することである。具体的に
は、高速で低消費電力なＣＡＭセルおよびＣＡＭワード
回路を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、インバ
ータの出力を他方のインバータの入力に互いに接続した
インバータ対（１１）と、前記インバータ対の各インバ
ータの出力と一対のビットライン（１２、１３）との間
に設けられ、接続されたワードライン上の信号に応じて
オン、オフする一対の第１および第２スイッチ（１４、
１５）と、前記一対のビットラインとビットマッチノー
ド（１８）との間に設けられ、前記インバータ対の各イ
ンバータの出力信号によってオン、オフする一対の第３
および第４スイッチ（１６、１７）と、ワードマッチラ
イン（２０）と前記ビットマッチノードとに接続され、
前記ビットマッチノードの電位によってオン、オフし、
前記ワードマッチラインを放電するための第５スイッチ
（２５）と、を含む連想メモリ（ＣＡＭ）セル（３０）
であって、第５スイッチが前記ビットマッチノードの電
位が低い場合にオンし高い場合にオフすることを特徴と
するＣＡＭ（３０）セルが提供される。
ータの出力を他方のインバータの入力に互いに接続した
インバータ対（１１）と、前記インバータ対の各インバ
ータの出力と一対のビットライン（１２、１３）との間
に設けられ、接続されたワードライン上の信号に応じて
オン、オフする一対の第１および第２スイッチ（１４、
１５）と、前記一対のビットラインとビットマッチノー
ド（１８）との間に設けられ、前記インバータ対の各イ
ンバータの出力信号によってオン、オフする一対の第３
および第４スイッチ（１６、１７）と、ワードマッチラ
イン（２０）と前記ビットマッチノードとに接続され、
前記ビットマッチノードの電位によってオン、オフし、
前記ワードマッチラインを放電するための第５スイッチ
（２５）と、を含む連想メモリ（ＣＡＭ）セル（３０）
であって、第５スイッチが前記ビットマッチノードの電
位が低い場合にオンし高い場合にオフすることを特徴と
するＣＡＭ（３０）セルが提供される。
【００１１】本発明によれば、 ワードマッチライン
（２０）と、前記ワードマッチラインに並列接続された
複数の連想メモリ（ＣＡＭ）セル（３５）とを含む連想
メモリ（ＣＡＭ）ワード回路（４０）であって、前記Ｃ
ＡＭセルは、インバータの出力を他方のインバータの入
力に互いに接続したインバータ対（１１）と、前記イン
バータ対の各インバータの出力と一対のビットラインと
の間に設けられ、接続されたワードライン上の信号に応
じてオン、オフする一対の第１および第２スイッチ（１
４、１５）と、前記一対のビットラインとビットマッチ
ノードとの間に設けられ、前記インバータ対の各インバ
ータの出力信号によってオン、オフする一対の第３およ
び第４スイッチ（１６、１７）と、ワードマッチライン
と前記ビットマッチノードとに接続され、前記ビットマ
ッチノードの電位によってオン、オフし、前記ワードマ
ッチラインを駆動するための第５スイッチ（２５）と、
を含み、さらに、第５スイッチが前記ビットマッチノー
ドの電位が低い場合にオンし、高い場合にオフすること
を特徴とする、ＣＡＭワード回路が提供される。
（２０）と、前記ワードマッチラインに並列接続された
複数の連想メモリ（ＣＡＭ）セル（３５）とを含む連想
メモリ（ＣＡＭ）ワード回路（４０）であって、前記Ｃ
ＡＭセルは、インバータの出力を他方のインバータの入
力に互いに接続したインバータ対（１１）と、前記イン
バータ対の各インバータの出力と一対のビットラインと
の間に設けられ、接続されたワードライン上の信号に応
じてオン、オフする一対の第１および第２スイッチ（１
４、１５）と、前記一対のビットラインとビットマッチ
ノードとの間に設けられ、前記インバータ対の各インバ
ータの出力信号によってオン、オフする一対の第３およ
び第４スイッチ（１６、１７）と、ワードマッチライン
と前記ビットマッチノードとに接続され、前記ビットマ
ッチノードの電位によってオン、オフし、前記ワードマ
ッチラインを駆動するための第５スイッチ（２５）と、
を含み、さらに、第５スイッチが前記ビットマッチノー
ドの電位が低い場合にオンし、高い場合にオフすること
を特徴とする、ＣＡＭワード回路が提供される。
【００１２】本発明によれば、ワードマッチライン（２
０）と、前記ワードマッチラインに並列接続された複数
の連想メモリ（ＣＡＭ）セル（３５）と、前記ワードマ
ッチラインを充電するための充電回路（２１）と、前記
充電回路と前記ワードマッチラインとの間に設けられた
電圧制御用デバイス（４１）と、前記ワードマッチライ
ン上に設けられ、前記ワードマッチライン上の信号を検
出し増幅するためのセンスアンプ回路（４２）を含む連
想メモリ（ＣＡＭ）ワード回路（４０）が提供される。
０）と、前記ワードマッチラインに並列接続された複数
の連想メモリ（ＣＡＭ）セル（３５）と、前記ワードマ
ッチラインを充電するための充電回路（２１）と、前記
充電回路と前記ワードマッチラインとの間に設けられた
電圧制御用デバイス（４１）と、前記ワードマッチライ
ン上に設けられ、前記ワードマッチライン上の信号を検
出し増幅するためのセンスアンプ回路（４２）を含む連
想メモリ（ＣＡＭ）ワード回路（４０）が提供される。
【００１３】
【発明の実施の形態】図３は本発明のＣＡＭセルの一実
施例を示した図である。ＣＡＭセル３０はＣＭＯＳトラ
ンジスタからなるインバータの出力を他方のインバータ
の入力に互いに接続したインバータ対からなるデータ保
持部１０と、ビットライン１１、１２とデータ保持部１
０との間に設けられたＮＭＯＳトランジスタからなるト
ランスファゲート１３、１４を有している。このトラン
スファゲート１３、１４のゲートにはワードラインが接
続されている。さらに、ＣＡＭセル１０はビットライン
１１、１２に直列接続されたＮＭＯＳトランジスタ１
６、１７を有している。トランジスタ１６、１７のゲー
トは各インバータの出力に接続されている。トランジス
タ１６、１７間のビットマッチノード１８はＰＭＯＳト
ランジスタ２５のゲートに接続されている。トランジス
タ２５はワードマッチライン２０に接続され、ワードマ
ッチライン２０の放電（駆動）用トランジスタとして機
能する。従来のＣＡＭセル１０と比較した本発明の構成
上の新規な点は、駆動用トランジスタ２５をＮＭＯＳト
ランジスタからＰＭＯＳトランジスタに代えたことであ
る。これにより、本発明のＣＡＭセルでは、ビットライ
ン上の信号極性はリード時、ライト時およびサーチ時の
全てにおいて共通となる。
施例を示した図である。ＣＡＭセル３０はＣＭＯＳトラ
ンジスタからなるインバータの出力を他方のインバータ
の入力に互いに接続したインバータ対からなるデータ保
持部１０と、ビットライン１１、１２とデータ保持部１
０との間に設けられたＮＭＯＳトランジスタからなるト
ランスファゲート１３、１４を有している。このトラン
スファゲート１３、１４のゲートにはワードラインが接
続されている。さらに、ＣＡＭセル１０はビットライン
１１、１２に直列接続されたＮＭＯＳトランジスタ１
６、１７を有している。トランジスタ１６、１７のゲー
トは各インバータの出力に接続されている。トランジス
タ１６、１７間のビットマッチノード１８はＰＭＯＳト
ランジスタ２５のゲートに接続されている。トランジス
タ２５はワードマッチライン２０に接続され、ワードマ
ッチライン２０の放電（駆動）用トランジスタとして機
能する。従来のＣＡＭセル１０と比較した本発明の構成
上の新規な点は、駆動用トランジスタ２５をＮＭＯＳト
ランジスタからＰＭＯＳトランジスタに代えたことであ
る。これにより、本発明のＣＡＭセルでは、ビットライ
ン上の信号極性はリード時、ライト時およびサーチ時の
全てにおいて共通となる。
【００１４】図３のＣＡＭセル３０の動作について説明
する。ＣＡＭセル３０の記憶データを読みだす場合、ま
ずビットライン１２、１３をハイレベル（例えば電源電
位）にプリチャージした後、ワードラインをハイレベル
とし、トランスファゲート１３、１４を導通状態とす
る。すると、図の左側のインバータ１１ａの出力に応じ
たレベルにビットライン１２のレベルがなると共に、右
側のインバータ１１ｂの出力に応じたレベルにビットラ
イン１３のレベルがなる。そして、トランジスタ１６ま
たは１７がオンして、ビットマッチノード１８がハイレ
ベルになる。この時、駆動用トランジスタ（ＰＭＯＳ）
２５がオフのままで、ワードマッチライン２０はハイレ
ベルを維持する。
する。ＣＡＭセル３０の記憶データを読みだす場合、ま
ずビットライン１２、１３をハイレベル（例えば電源電
位）にプリチャージした後、ワードラインをハイレベル
とし、トランスファゲート１３、１４を導通状態とす
る。すると、図の左側のインバータ１１ａの出力に応じ
たレベルにビットライン１２のレベルがなると共に、右
側のインバータ１１ｂの出力に応じたレベルにビットラ
イン１３のレベルがなる。そして、トランジスタ１６ま
たは１７がオンして、ビットマッチノード１８がハイレ
ベルになる。この時、駆動用トランジスタ（ＰＭＯＳ）
２５がオフのままで、ワードマッチライン２０はハイレ
ベルを維持する。
【００１５】ＣＡＭセル３０へデータを記憶させる場合
も、まずビットライン１２、１３をハイレベルにプリチ
ャージした後、ワードラインをハイレベルとして、トラ
ンスファゲート１４、１５を導通状態として、その後、
記憶させたい情報のレベルにビットライン１３のレベル
をし、これと反対のレベルにビットライン１２のレベル
をする。この場合も、記憶情報を読みだす場合と同様
に、駆動用トランジスタ（ＰＭＯＳ）２５がオフのまま
で、ワードマッチライン２０はハイレベルを維持する。
も、まずビットライン１２、１３をハイレベルにプリチ
ャージした後、ワードラインをハイレベルとして、トラ
ンスファゲート１４、１５を導通状態として、その後、
記憶させたい情報のレベルにビットライン１３のレベル
をし、これと反対のレベルにビットライン１２のレベル
をする。この場合も、記憶情報を読みだす場合と同様
に、駆動用トランジスタ（ＰＭＯＳ）２５がオフのまま
で、ワードマッチライン２０はハイレベルを維持する。
【００１６】次に、ＣＡＭセル３０のデータを検索（サ
ーチ）する場合、マッチラインをハイレベルにプリチャ
ージする。この場合、従来のように、前もってビットラ
イン１２、１３をローレベル（例えば接地電位）にプリ
チャージする必要はない。次に、例えば、データ保持部
１０にローレベルが記憶されているか否か検索する場
合、ビットライン１２をローレベルに、ビットライン１
３をハイレベルにする。このとき、実際にデータ保持部
１０にローレベルの情報が記憶されていると（インバー
タ１１ａの出力をデータ保持部１０の記憶情報とす
る。）、トランジスタ１６が非導通状態に、トランジス
タ１７が導通状態となる。また、ビットライン１３がハ
イレベルであるので、ビットマッチノード１８がハイレ
ベルとなり、駆動用トランジスタ（ＰＭＯＳ）２５がオ
フしたままで、マッチライン２０はハイレベルを維持す
る。また、データ保持部１０の記憶データがハイレベル
であると、トランジスタ１６は導通状態であるが、トラ
ンジスタ１７は非導通状態となる（インバータ１１ｂの
出力がローレベルであるため）。また、ビットライン１
２がローレベルであるので、駆動用トランジスタ２５は
オンし導通状態となる。従って、マッチライン２０は、
ローレベルに放電される。即ち、サーチ情報と記憶情報
とが一致すると、マッチライン２０はハイレベルを維持
し、サーチ情報と記憶情報とが不一致であると、マッチ
ライン２０がローレベルとなる。
ーチ）する場合、マッチラインをハイレベルにプリチャ
ージする。この場合、従来のように、前もってビットラ
イン１２、１３をローレベル（例えば接地電位）にプリ
チャージする必要はない。次に、例えば、データ保持部
１０にローレベルが記憶されているか否か検索する場
合、ビットライン１２をローレベルに、ビットライン１
３をハイレベルにする。このとき、実際にデータ保持部
１０にローレベルの情報が記憶されていると（インバー
タ１１ａの出力をデータ保持部１０の記憶情報とす
る。）、トランジスタ１６が非導通状態に、トランジス
タ１７が導通状態となる。また、ビットライン１３がハ
イレベルであるので、ビットマッチノード１８がハイレ
ベルとなり、駆動用トランジスタ（ＰＭＯＳ）２５がオ
フしたままで、マッチライン２０はハイレベルを維持す
る。また、データ保持部１０の記憶データがハイレベル
であると、トランジスタ１６は導通状態であるが、トラ
ンジスタ１７は非導通状態となる（インバータ１１ｂの
出力がローレベルであるため）。また、ビットライン１
２がローレベルであるので、駆動用トランジスタ２５は
オンし導通状態となる。従って、マッチライン２０は、
ローレベルに放電される。即ち、サーチ情報と記憶情報
とが一致すると、マッチライン２０はハイレベルを維持
し、サーチ情報と記憶情報とが不一致であると、マッチ
ライン２０がローレベルとなる。
【００１７】以上本発明のＣＡＭセル３０の動作につい
て説明したが、ＣＡＭセル３０は従来のＣＡＭセル１０
との差異において以下のような特徴を有している。図１
で、リード動作に備えるためにビットライン１２、１３
をハイレベルにプリチャージすると、比較回路の出力即
ちワードマッチライン駆動トランジスタ２５のゲートノ
ードの電位Ｖは Ｖ ＝（電源電位Ｖｃｃ）−（ＭＯＳトランジスタのＶ
ｔ） となる。ワードマッチラインを電位Ｖから電源電位Ｖｃ
ｃまでのハイレベルにプチャージしてもトランジスタ２
５はオンにならない。これは、ワードマッチラインをサ
ーチ動作のプリチャージ状態にしていることになる。そ
の結果、待機時にこの状態をとることにより、リード動
作とサーチ動作の両方に備えることができる。そして、
いかなる動作の要求がきても、無駄な電力を捨てること
なく、即座にいずれの動作にも入ることができる（リー
ド動作とライト動作の待機状態はもともと同じであ
る）。
て説明したが、ＣＡＭセル３０は従来のＣＡＭセル１０
との差異において以下のような特徴を有している。図１
で、リード動作に備えるためにビットライン１２、１３
をハイレベルにプリチャージすると、比較回路の出力即
ちワードマッチライン駆動トランジスタ２５のゲートノ
ードの電位Ｖは Ｖ ＝（電源電位Ｖｃｃ）−（ＭＯＳトランジスタのＶ
ｔ） となる。ワードマッチラインを電位Ｖから電源電位Ｖｃ
ｃまでのハイレベルにプチャージしてもトランジスタ２
５はオンにならない。これは、ワードマッチラインをサ
ーチ動作のプリチャージ状態にしていることになる。そ
の結果、待機時にこの状態をとることにより、リード動
作とサーチ動作の両方に備えることができる。そして、
いかなる動作の要求がきても、無駄な電力を捨てること
なく、即座にいずれの動作にも入ることができる（リー
ド動作とライト動作の待機状態はもともと同じであ
る）。
【００１８】上述したように、入力データの該当ビット
が記憶しているデータビットと一致した場合、駆動用ト
ランジスタ２５のゲートノードはハイレベルにとどま
り、トランジスタ２５はオフ状態を維持するので、ワー
ドマッチラインを放電しない。並列に接続されたすべて
のビットで一致が検出された場合は、ワードマッチライ
ンは放電されず、ハイレベルにとどまってワードの一致
を示すことになる。ワードを構成するビットのどれかで
不一致が検出されると、そのビットのセル内のワードマ
ッチライン駆動トランジスタがオンとなり、ワードマッ
チラインは放電されて不一致を示す。
が記憶しているデータビットと一致した場合、駆動用ト
ランジスタ２５のゲートノードはハイレベルにとどま
り、トランジスタ２５はオフ状態を維持するので、ワー
ドマッチラインを放電しない。並列に接続されたすべて
のビットで一致が検出された場合は、ワードマッチライ
ンは放電されず、ハイレベルにとどまってワードの一致
を示すことになる。ワードを構成するビットのどれかで
不一致が検出されると、そのビットのセル内のワードマ
ッチライン駆動トランジスタがオンとなり、ワードマッ
チラインは放電されて不一致を示す。
【００１９】図４は本発明のＣＡＭワード回路の例を示
した図である。ワードマッチライン２０には複数のＣＡ
Ｍセル３５が並列に接続されている。なお、ＣＡＭセル
３５は、図３に示した本発明のＣＡＭセル３０のほか、
いかなる構成のＣＡＭセル（例えば図１のＣＡＭセル１
０）であってもよい。ワードマッチライン２０上の信号
はセンスアンプ４２を介してマッチ信号として出力され
る。また、ワードマッチライン２０には、ＮＭＯＳトラ
ンジスタ４１を介してプリチャージ回路２１が接続され
ている。
した図である。ワードマッチライン２０には複数のＣＡ
Ｍセル３５が並列に接続されている。なお、ＣＡＭセル
３５は、図３に示した本発明のＣＡＭセル３０のほか、
いかなる構成のＣＡＭセル（例えば図１のＣＡＭセル１
０）であってもよい。ワードマッチライン２０上の信号
はセンスアンプ４２を介してマッチ信号として出力され
る。また、ワードマッチライン２０には、ＮＭＯＳトラ
ンジスタ４１を介してプリチャージ回路２１が接続され
ている。
【００２０】図４の本発明のＣＡＭワード回路の動作に
ついて、ＣＡＭセル３５として図３のＣＡＭセル３０を
用いた場合を例として説明する。プリチャージ期間に、
ワードマッチライン２０はＮＭＯＳトランジスタ４１を
介してプリチャージ回路２１により充電される。ここで
ワードマッチラインの充電状態での電位は、電圧制限用
に使われているＮＭＯＳトランジスタ４１のゲート電位
より閾値電圧分だけ低い電位である。ＮＭＯＳトランジ
スタ４１のゲートを電源電位にした場合は電源電位より
閾値電圧分だけ低い電位となる。このＮＭＯＳトランジ
スタ４１には、ワードマッチライン２０の電位が上がっ
てくると大きなバックケートバイアスがかかることにな
るので、その閾値電圧はバックゲートバイアス効果によ
り大きくなり、ワードマッチラインの電位はその分更に
低下する。また、ＮＭＯＳトランジスタ４１のゲート電
位を下げることにより、ワードマッチライン２０の充電
状態での電位を更に下げることができる。
ついて、ＣＡＭセル３５として図３のＣＡＭセル３０を
用いた場合を例として説明する。プリチャージ期間に、
ワードマッチライン２０はＮＭＯＳトランジスタ４１を
介してプリチャージ回路２１により充電される。ここで
ワードマッチラインの充電状態での電位は、電圧制限用
に使われているＮＭＯＳトランジスタ４１のゲート電位
より閾値電圧分だけ低い電位である。ＮＭＯＳトランジ
スタ４１のゲートを電源電位にした場合は電源電位より
閾値電圧分だけ低い電位となる。このＮＭＯＳトランジ
スタ４１には、ワードマッチライン２０の電位が上がっ
てくると大きなバックケートバイアスがかかることにな
るので、その閾値電圧はバックゲートバイアス効果によ
り大きくなり、ワードマッチラインの電位はその分更に
低下する。また、ＮＭＯＳトランジスタ４１のゲート電
位を下げることにより、ワードマッチライン２０の充電
状態での電位を更に下げることができる。
【００２１】プリチャージ後、サーチ動作に入ると、ビ
ットライン対にデータが載せられＣＡＭセル３５内に記
憶されているデータと比較される。ワード内のどれかの
ビットで不一致が検出されると、そのビットのＣＡＭセ
ル内のワードマッチライン駆動用ＰＭＯＳトランジスタ
２５（図３）がオンとなり、ワードマッチライン２０上
の電荷を引き抜く。ワードマッチライン２０の電位があ
る程度下がると、センスアンプ４２がこれを検出する。
ここで、ワードマッチライン２０の電位は、最も低くな
ったときでも、駆動用ＰＭＯＳトランジスタ２５（図
３）のゲート電位より閾値電圧分だけ高くなる。更に、
ワードマッチライン２０の電位が下がってくるとＣＡＭ
セル３５内の駆動用ＰＭＯＳトランジスタ２５（図３）
にはバックゲートバイアスが強くかかることになり、閾
値電圧は大きくなる。その結果、ＰＭＯＳトランジスタ
２５のゲートを接地電位まで駆動しても、ワードマッチ
ライン２０の電位は、接地電位より閾値電圧分だけ高い
電位までしか下がらず、ゲートの電位を上げることによ
り、更にワードマッチライン２０の電位を上げることが
できる。
ットライン対にデータが載せられＣＡＭセル３５内に記
憶されているデータと比較される。ワード内のどれかの
ビットで不一致が検出されると、そのビットのＣＡＭセ
ル内のワードマッチライン駆動用ＰＭＯＳトランジスタ
２５（図３）がオンとなり、ワードマッチライン２０上
の電荷を引き抜く。ワードマッチライン２０の電位があ
る程度下がると、センスアンプ４２がこれを検出する。
ここで、ワードマッチライン２０の電位は、最も低くな
ったときでも、駆動用ＰＭＯＳトランジスタ２５（図
３）のゲート電位より閾値電圧分だけ高くなる。更に、
ワードマッチライン２０の電位が下がってくるとＣＡＭ
セル３５内の駆動用ＰＭＯＳトランジスタ２５（図３）
にはバックゲートバイアスが強くかかることになり、閾
値電圧は大きくなる。その結果、ＰＭＯＳトランジスタ
２５のゲートを接地電位まで駆動しても、ワードマッチ
ライン２０の電位は、接地電位より閾値電圧分だけ高い
電位までしか下がらず、ゲートの電位を上げることによ
り、更にワードマッチライン２０の電位を上げることが
できる。
【００２２】以上をまとめると、ワードマッチライン２
０の電圧振幅は、接地電位よりバックゲートバイアスの
かかったＰＭＯＳトランジスタ２５（図３）の閾値電圧
分高い電位と、電源電位よりバックゲートバイアスのか
かったＮＭＯＳトランジスタ４１の閾値電圧分低い電位
との範囲内に抑えられ、また更にその範囲を小さくする
ことも可能である。その結果、ワードマッチラインの電
圧振幅が小さくなり、消費電力を軽減することができ
る。
０の電圧振幅は、接地電位よりバックゲートバイアスの
かかったＰＭＯＳトランジスタ２５（図３）の閾値電圧
分高い電位と、電源電位よりバックゲートバイアスのか
かったＮＭＯＳトランジスタ４１の閾値電圧分低い電位
との範囲内に抑えられ、また更にその範囲を小さくする
ことも可能である。その結果、ワードマッチラインの電
圧振幅が小さくなり、消費電力を軽減することができ
る。
【００２３】さらに、ワードマッチライン２０の充電電
位を低くすることは、消費電力を下げる以外に次のよう
な効果を持つ。ワードマッチライン２０はＣＡＭセル３
０内のワードマッチライン駆動用のＰＭＯＳトランジス
タ２５のソース端であるので、このトランジスタのサブ
スレッショールド電流を抑えるためには、このＰＭＯＳ
トランジスタ２５のゲート電位はワードマッチラインの
電位より高くなければならない。従って、もしワードマ
ッチライン２０のプリチャージ電位が電源電位であれば
ＰＭＯＳトランジスタ２５のゲート電位を電源電位程度
に高くしなければならい。そのためには、ＣＡＭセル内
の比較回路を構成するトランジスタもＰＭＯＳにする
か、ビットラインの電位を上げる（ブーストする）必要
があり、いずれにせよ比較回路の高速性を犠牲にするこ
とになる。つまり、ワードマッチラインのプリチャージ
電位を低くすることは、セル内の比較回路にＮＭＯＳト
ランジスタを用いながらビットラインのブーストを不要
とすることを可能とすることにより、サブスレッショー
ルド電流を抑えながら高速性を確保することにも寄与し
ている。
位を低くすることは、消費電力を下げる以外に次のよう
な効果を持つ。ワードマッチライン２０はＣＡＭセル３
０内のワードマッチライン駆動用のＰＭＯＳトランジス
タ２５のソース端であるので、このトランジスタのサブ
スレッショールド電流を抑えるためには、このＰＭＯＳ
トランジスタ２５のゲート電位はワードマッチラインの
電位より高くなければならない。従って、もしワードマ
ッチライン２０のプリチャージ電位が電源電位であれば
ＰＭＯＳトランジスタ２５のゲート電位を電源電位程度
に高くしなければならい。そのためには、ＣＡＭセル内
の比較回路を構成するトランジスタもＰＭＯＳにする
か、ビットラインの電位を上げる（ブーストする）必要
があり、いずれにせよ比較回路の高速性を犠牲にするこ
とになる。つまり、ワードマッチラインのプリチャージ
電位を低くすることは、セル内の比較回路にＮＭＯＳト
ランジスタを用いながらビットラインのブーストを不要
とすることを可能とすることにより、サブスレッショー
ルド電流を抑えながら高速性を確保することにも寄与し
ている。
【００２４】図５は本発明のＣＡＭワード回路４０（図
４）で使用されるセンスアンプ４２の一例を示した図で
ある。ＣＭＯＳからなるインバータ５１、５２を２段巡
回接続し、各インバータのソース端に直列にセンス用
（ＮＭＯＳ）トランジスタ５３、５４のドレインを接続
する。また、各インバータの出力にはプリチャージ用の
（ＰＭＯＳ）トランジスタ５６、５７が接続されてい
る。図５の例では、両センス用トランジスタ５３、５４
のゲートに差動入力信号を接続し、両センス用トランジ
スタのソースを両センス用トランジスタに共通のノード
として定電流源（ＮＭＯＳトランジスタ）５５に接続す
る回路形式の差動センスアンプを用いている。そして、
差動センスアンプを簡便なレファレンス電位Ｖｒｅｆを
利用してシングルエンドで用いるために、ふたつのセン
ス用トランジスタ５３、５４の固有の駆動力に適切な差
を持たせる。すなわち、センス用トランジスタ５３、５
４の構造パラメータβ、例えばチャネル幅Ｗとチャネル
長さＬの比（Ｗ／Ｌ）を異なる値とすることによって、
両センス用トランジスタの固有の駆動力に適切な差を持
たせる。具体的には（Ｗ／Ｌ）比を大きくすることによ
りセンス用トランジスタの固有の駆動力を大きくするこ
とができる。
４）で使用されるセンスアンプ４２の一例を示した図で
ある。ＣＭＯＳからなるインバータ５１、５２を２段巡
回接続し、各インバータのソース端に直列にセンス用
（ＮＭＯＳ）トランジスタ５３、５４のドレインを接続
する。また、各インバータの出力にはプリチャージ用の
（ＰＭＯＳ）トランジスタ５６、５７が接続されてい
る。図５の例では、両センス用トランジスタ５３、５４
のゲートに差動入力信号を接続し、両センス用トランジ
スタのソースを両センス用トランジスタに共通のノード
として定電流源（ＮＭＯＳトランジスタ）５５に接続す
る回路形式の差動センスアンプを用いている。そして、
差動センスアンプを簡便なレファレンス電位Ｖｒｅｆを
利用してシングルエンドで用いるために、ふたつのセン
ス用トランジスタ５３、５４の固有の駆動力に適切な差
を持たせる。すなわち、センス用トランジスタ５３、５
４の構造パラメータβ、例えばチャネル幅Ｗとチャネル
長さＬの比（Ｗ／Ｌ）を異なる値とすることによって、
両センス用トランジスタの固有の駆動力に適切な差を持
たせる。具体的には（Ｗ／Ｌ）比を大きくすることによ
りセンス用トランジスタの固有の駆動力を大きくするこ
とができる。
【００２５】固有駆動力の小さい（（Ｗ／Ｌ）比の小さ
い）センス用トランジスタ５４のゲート端子をレファレ
ンス電位Ｖｒｅｆの供給源に接続し、固有駆動力の大き
い（（Ｗ／Ｌ）比の大きい）センス用トランジスタ５３
のゲートにワードマッチライン６０を直接あるいは、何
らかの電圧あるいは電流制限用デバイスを介して、接続
する。図５では、トランジスタ５９を介して接続してい
る。ここで固有駆動力の大きい方のセンス用トランジス
タ５３のゲート端子をセンス点Ｓと呼ぶことにする。こ
こで、レファレンス電位としては、特にレファレンス電
位発生回路を必要としない電位を想定すればよく、図５
のように、センス用デバイスがＮＭＯＳである場合は、
レファレンス電位の供給源は回路全体の電源でもよい。
勿論、高度に洗練されたものも含めてどのようなもので
あれレファレンス電位発生回路を用いることを妨げるも
のではない。
い）センス用トランジスタ５４のゲート端子をレファレ
ンス電位Ｖｒｅｆの供給源に接続し、固有駆動力の大き
い（（Ｗ／Ｌ）比の大きい）センス用トランジスタ５３
のゲートにワードマッチライン６０を直接あるいは、何
らかの電圧あるいは電流制限用デバイスを介して、接続
する。図５では、トランジスタ５９を介して接続してい
る。ここで固有駆動力の大きい方のセンス用トランジス
タ５３のゲート端子をセンス点Ｓと呼ぶことにする。こ
こで、レファレンス電位としては、特にレファレンス電
位発生回路を必要としない電位を想定すればよく、図５
のように、センス用デバイスがＮＭＯＳである場合は、
レファレンス電位の供給源は回路全体の電源でもよい。
勿論、高度に洗練されたものも含めてどのようなもので
あれレファレンス電位発生回路を用いることを妨げるも
のではない。
【００２６】ここで、図５のセンスアンプ回路の動作に
ついて説明する。プリチャージ期間に、ワードマッチラ
イン６０は、プリチャージ用トランジスタ５８によって
充電される。この時、センス点Ｓはレファレンス電位
（電源電位）まで充電される。電圧制限用ＮＭＯＳトラ
ンジスタ５９はあってもなくてもよいが、ある場合には
ワードマッチライン６０は電源電位よりトランジスタ５
９の閾値電圧分だけ低い電位まで充電され、ない場合に
は電源電位まで充電される。このＮＭＯＳトランジスタ
５９は、ワードマッチライン６０の電位が上がってくる
と大きなバックケートバイアスがかかることになるの
で、閾値電圧はバックゲートバイアス効果により大きく
なり、ワードマッチラインの電位６０はその分更に低く
なる。いずれにせよ、センス点Ｓは電源電位（レファレ
ンス電位）まで充電され、この状態でセンス開始を待
つ。
ついて説明する。プリチャージ期間に、ワードマッチラ
イン６０は、プリチャージ用トランジスタ５８によって
充電される。この時、センス点Ｓはレファレンス電位
（電源電位）まで充電される。電圧制限用ＮＭＯＳトラ
ンジスタ５９はあってもなくてもよいが、ある場合には
ワードマッチライン６０は電源電位よりトランジスタ５
９の閾値電圧分だけ低い電位まで充電され、ない場合に
は電源電位まで充電される。このＮＭＯＳトランジスタ
５９は、ワードマッチライン６０の電位が上がってくる
と大きなバックケートバイアスがかかることになるの
で、閾値電圧はバックゲートバイアス効果により大きく
なり、ワードマッチラインの電位６０はその分更に低く
なる。いずれにせよ、センス点Ｓは電源電位（レファレ
ンス電位）まで充電され、この状態でセンス開始を待
つ。
【００２７】プリチャージ状態で、センスアンプ活性化
信号Ｖａは”Ｌ”に固定し、センスアンプは準備状態に
ある。この時、センスアンプの共通ノード（セットノー
ドと呼ぶ）６１は電源電位よりＮＭＯＳのしきい電圧Ｖ
ｔ分だけ低い電位になっている。その結果、センスアン
プには電流が流れない。
信号Ｖａは”Ｌ”に固定し、センスアンプは準備状態に
ある。この時、センスアンプの共通ノード（セットノー
ドと呼ぶ）６１は電源電位よりＮＭＯＳのしきい電圧Ｖ
ｔ分だけ低い電位になっている。その結果、センスアン
プには電流が流れない。
【００２８】プリチャージ後、サーチ動作に入ると、上
述したように、ビット線対にデータが載せられセル内に
記憶されているデータと比較される。ワード内の少なく
ともひとつのビットで不一致が検出されると、そのビッ
トのセル内のワードマッチライン駆動用トランジスタが
オンとなり、ワードマッチライン上の電荷を引き抜く。
入力データと一致したワードのマッチラインは電位が変
化せず、センス点Ｓは電源電位にとどまる。不一致のワ
ードのセンス点Ｓの電位がある程度下がった時点を見計
らって、センスアンプの活性化信号Ｖａを”Ｈ”に駆動
して、センスアンプを活性化する。このタイミングは、
ＤＲＡＭ等でよく行われているように、センス点Ｓの動
きをシミュレートする適当な回路を使って作ってもよ
い。
述したように、ビット線対にデータが載せられセル内に
記憶されているデータと比較される。ワード内の少なく
ともひとつのビットで不一致が検出されると、そのビッ
トのセル内のワードマッチライン駆動用トランジスタが
オンとなり、ワードマッチライン上の電荷を引き抜く。
入力データと一致したワードのマッチラインは電位が変
化せず、センス点Ｓは電源電位にとどまる。不一致のワ
ードのセンス点Ｓの電位がある程度下がった時点を見計
らって、センスアンプの活性化信号Ｖａを”Ｈ”に駆動
して、センスアンプを活性化する。このタイミングは、
ＤＲＡＭ等でよく行われているように、センス点Ｓの動
きをシミュレートする適当な回路を使って作ってもよ
い。
【００２９】入力データと一致したワードのセンスアン
プの差動入力は両方とも電源電位にあるが、センス点Ｓ
を受けているセンス用トランジスタ５３の方がレファレ
ンス電位（この場合は電源電位）を受けているセンス用
トランジスタ５４より駆動力が大きいので、センスアン
プはあたかもセンス点の方がレファレンス点よりも電位
が高いかのような動作をして、センス点は”Ｈ”である
と認識される。
プの差動入力は両方とも電源電位にあるが、センス点Ｓ
を受けているセンス用トランジスタ５３の方がレファレ
ンス電位（この場合は電源電位）を受けているセンス用
トランジスタ５４より駆動力が大きいので、センスアン
プはあたかもセンス点の方がレファレンス点よりも電位
が高いかのような動作をして、センス点は”Ｈ”である
と認識される。
【００３０】入力データと一致しなかったワードのマッ
チライン６０は電位が下がっているので、センスアンプ
内ではレファレンス電位につながれたセンス用トランジ
スタ５４がセンス点につながれたセンス用トランジスタ
５３より先にオンとなりノード６２の電位が下がり始め
る。セットノード６１が更に下がったところでセンス用
トランジスタ５３もオンになる。しかしながら、センス
用トランジスタ５３のゲートのオーバードライブがセン
ス用トランジスタ５４に比べて弱いこと、およびノード
６２が既に幾分下がっているので、インバータ５１を構
成するＮＭＯＳトランジスタ６３の駆動力が、インバー
タ５２を構成するＮＭＯＳトランジスタ６４よりも弱い
ことから、センス点Ｓの電位がある程度以上下がってい
れば、固有駆動力の強いトランジスタ５３をもってして
もノード６２とノード６５の電位が逆転することない。
そして、ノード６２は更に下がって接地レベルに到達
し、ノード６５は電源電位に固定される。即ち、センス
点Ｓは”Ｌ”であると認識され、「一致しなかった」と
いう信号がセンスアンプ出力として出力される。
チライン６０は電位が下がっているので、センスアンプ
内ではレファレンス電位につながれたセンス用トランジ
スタ５４がセンス点につながれたセンス用トランジスタ
５３より先にオンとなりノード６２の電位が下がり始め
る。セットノード６１が更に下がったところでセンス用
トランジスタ５３もオンになる。しかしながら、センス
用トランジスタ５３のゲートのオーバードライブがセン
ス用トランジスタ５４に比べて弱いこと、およびノード
６２が既に幾分下がっているので、インバータ５１を構
成するＮＭＯＳトランジスタ６３の駆動力が、インバー
タ５２を構成するＮＭＯＳトランジスタ６４よりも弱い
ことから、センス点Ｓの電位がある程度以上下がってい
れば、固有駆動力の強いトランジスタ５３をもってして
もノード６２とノード６５の電位が逆転することない。
そして、ノード６２は更に下がって接地レベルに到達
し、ノード６５は電源電位に固定される。即ち、センス
点Ｓは”Ｌ”であると認識され、「一致しなかった」と
いう信号がセンスアンプ出力として出力される。
【００３１】ここで、センス点Ｓの電位がどの程度下が
った場合に”Ｌ”と認識されるかは、センス用トランジ
スタ５３、５４の固有駆動力の違いによるので、（Ｗ／
Ｌ）を適当に設定することで容易に調節できる。また、
トランジスタ固有の閾値電圧Ｖｔにも依存しない。ノイ
ズマージンを考慮してそれぞれの固有駆動力を決定すれ
ば良い。
った場合に”Ｌ”と認識されるかは、センス用トランジ
スタ５３、５４の固有駆動力の違いによるので、（Ｗ／
Ｌ）を適当に設定することで容易に調節できる。また、
トランジスタ固有の閾値電圧Ｖｔにも依存しない。ノイ
ズマージンを考慮してそれぞれの固有駆動力を決定すれ
ば良い。
【００３２】このように、本発明のセンスアンプ４２に
よれば、微小な信号がセンス点に現れた時点でワードが
一致したかどうかの信号を後段に伝えることができるの
でサーチ動作が高速化される。この効果はワード幅が大
きくなるほど、ワードマッチラインの寄生容量が大きく
なりワードマッチラインの動きが鈍くなるので、さらに
大きくなる。
よれば、微小な信号がセンス点に現れた時点でワードが
一致したかどうかの信号を後段に伝えることができるの
でサーチ動作が高速化される。この効果はワード幅が大
きくなるほど、ワードマッチラインの寄生容量が大きく
なりワードマッチラインの動きが鈍くなるので、さらに
大きくなる。
【００３３】また、増幅終了後のセンスアンプの出力Ｖ
MATCHは、センス点Ｓが電源電位レベル付近にあるかそ
れより低い電位にあるかによって、電源電位か接地電位
になる。この時、センスアンプの入力であるＶINは設定
されたセンスアンプの入力感度分（通常３００ｍＶから
７００ｍＶ程度）だけ動けば良いので、そのようにマッ
チラインを制御することによりセンスアンプ入力を駆動
するマッチライン６０の充放電電流は大幅に低減され
る。
MATCHは、センス点Ｓが電源電位レベル付近にあるかそ
れより低い電位にあるかによって、電源電位か接地電位
になる。この時、センスアンプの入力であるＶINは設定
されたセンスアンプの入力感度分（通常３００ｍＶから
７００ｍＶ程度）だけ動けば良いので、そのようにマッ
チラインを制御することによりセンスアンプ入力を駆動
するマッチライン６０の充放電電流は大幅に低減され
る。
【００３４】さらに、増幅終了後、増幅結果は、センス
アンプ内のトランジスタ５３、５４が導通状態である限
り、ラッチされ維持される。これはこのセンスアンプの
優れた特徴のひとつである。従って、センシングを終わ
れば直ちにプリチャージ制御信号Ｖｂを”Ｌ”にしてセ
ンス点Ｓとマッチライン６０をプリチャージし、サーチ
結果を維持し出力しながら次のサーチ動作に備えること
ができる。即ち、サーチ動作のサイクルタイムを短くで
きる。また、増幅完了後、即ちラッチ完了後は、電源か
ら接地にいたる経路が遮断されるので、センスアンプを
流れる電流はない。
アンプ内のトランジスタ５３、５４が導通状態である限
り、ラッチされ維持される。これはこのセンスアンプの
優れた特徴のひとつである。従って、センシングを終わ
れば直ちにプリチャージ制御信号Ｖｂを”Ｌ”にしてセ
ンス点Ｓとマッチライン６０をプリチャージし、サーチ
結果を維持し出力しながら次のサーチ動作に備えること
ができる。即ち、サーチ動作のサイクルタイムを短くで
きる。また、増幅完了後、即ちラッチ完了後は、電源か
ら接地にいたる経路が遮断されるので、センスアンプを
流れる電流はない。
【００３５】上述したように、マッチライン６０の電圧
制限用に挿入されているトランジスタ５９は無くても良
いが、ある場合にはマッチライン６０のプリチャージ電
位が電源電位よりトランジスタのＶｔ分低い電位に抑え
られることになり、マッチラインの充放電電力が更に低
減される。それだけでなく、マッチラインが下がり始め
た時のセンス点Ｓの応答がチャージシェアにより速くな
るという利点もある。
制限用に挿入されているトランジスタ５９は無くても良
いが、ある場合にはマッチライン６０のプリチャージ電
位が電源電位よりトランジスタのＶｔ分低い電位に抑え
られることになり、マッチラインの充放電電力が更に低
減される。それだけでなく、マッチラインが下がり始め
た時のセンス点Ｓの応答がチャージシェアにより速くな
るという利点もある。
【図１】従来のＣＡＭセルの例を示した図である。
【図２】従来のＣＡＭワード回路の例を示した図であ
る。
る。
【図３】本発明のＣＡＭセルの一実施例を示した図であ
る。
る。
【図４】本発明のＣＡＭワード回路の例を示した図であ
る。
る。
【図５】本発明のＣＡＭワード回路４０（図４）で使用
されるセンスアンプ４２の一例を示した図である。
されるセンスアンプ４２の一例を示した図である。
１０、３０，３５ ＣＡＭセル １１ インバータ対からなるデータ保持部 １２、１３ ビットライン １４、１５ トランスファゲート １６、１７ トランジスタ １８ ビットマッチノード １９、２５ ワードマッチライン駆動用トランジスタ ２０ ワードマッチライン ２１ プリチャージ回路 ２２ プリチャージ信号 ２３ バッファ ４０ ＣＡＭワード回路 ４１ ＮＭＯＳトランジスタ ４２ センスアンプ ４３ センス信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 田中 正浩 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 森 陽太郎 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内
Claims (17)
- 【請求項１】 インバータの出力を他方のインバータの
入力に互いに接続したインバータ対と、 前記インバータ対の各インバータの出力と一対のビット
ラインとの間に設けられ、接続されたワードライン上の
信号に応じてオン、オフする一対の第１および第２スイ
ッチと、 前記一対のビットラインとビットマッチノードとの間に
設けられ、前記インバータ対の各インバータの出力信号
によってオン、オフする一対の第３および第４スイッチ
と、 ワードマッチラインと前記ビットマッチノードとに接続
され、前記ビットマッチノードの電位によってオン、オ
フし、前記ワードマッチラインを放電するための第５ス
イッチと、を含む連想メモリ（ＣＡＭ）セルであって、 第５スイッチが前記ビットマッチノードの電位が低い場
合にオンし高い場合にオフすることを特徴とするＣＡＭ
セル。 - 【請求項２】 前記第５スイッチがＰ型トランジスタか
らなることを特徴とする請求項１記載のＣＡＭセル。 - 【請求項３】 前記インバータがＣＭＯＳトランジスタ
からなり、前記第１から第４までのスイッチがＮＭＯＳ
トランジスタからなり、前記第５スイッチがＰＭＯＳト
ランジスタからなることを特徴とする請求項２記載のＣ
ＡＭセル。 - 【請求項４】 ワードマッチラインと、 前記ワードマッチラインに並列接続された複数の連想メ
モリ（ＣＡＭ）セルとを含む連想メモリ（ＣＡＭ）ワー
ド回路であって、 前記ＣＡＭセルは、 インバータの出力を他方のインバータの入力に互いに接
続したインバータ対と、 前記インバータ対の各インバータの出力と一対のビット
ラインとの間に設けられ、接続されたワードライン上の
信号に応じてオン、オフする一対の第１および第２スイ
ッチと、 前記一対のビットラインとビットマッチノードとの間に
設けられ、前記インバータ対の各インバータの出力信号
によってオン、オフする一対の第３および第４スイッチ
と、 ワードマッチラインと前記ビットマッチノードとに接続
され、前記ビットマッチノードの電位によってオン、オ
フし、前記ワードマッチラインを駆動するための第５ス
イッチと、を含み、さらに、 第５スイッチが前記ビットマッチノードの電位が低い場
合にオンし、高い場合にオフすることを特徴とする、Ｃ
ＡＭワード回路。 - 【請求項５】 前記第５スイッチがＰ型トランジスタか
らなることを特徴とする請求項４記載のＣＡＭワード回
路。 - 【請求項６】 前記インバータがＣＭＯＳトランジスタ
からなり、前記第１から第４までのスイッチがＮＭＯＳ
トランジスタからなり、前記第５スイッチがＰＭＯＳト
ランジスタからなることを特徴とする請求項５記載のＣ
ＡＭワード回路。 - 【請求項７】 さらに、 前記ワードマッチラインをプリチャージするための充電
回路と、 前記充電回路と前記ワードマッチラインとの間に設けら
れた電圧制限用デバイスと、を含む請求項４記載のＣＡ
Ｍワード回路。 - 【請求項８】 さらに、前記ワードマッチライン上に設
けられ、前記ワードマッチライン上の信号を検出し増幅
するためのセンスアンプ回路を含む、請求項７記載のＣ
ＡＭワード回路。 - 【請求項９】 前記電圧制限用デバイスがＭＯＳトラン
ジスタからなる請求項７記載のＣＡＭワード回路。 - 【請求項１０】 ワードマッチラインと、 前記ワードマッチラインに並列接続された複数の連想メ
モリ（ＣＡＭ）セルと、 前記ワードマッチラインを充電するための充電回路と、 前記充電回路と前記ワードマッチラインとの間に設けら
れたスイッチと、 を含む連想メモリ（ＣＡＭ）ワード回路。 - 【請求項１１】 前記スイッチがＭＯＳトランジスタか
らなる請求項１０記載のＣＡＭワード回路。 - 【請求項１２】 前記ＣＡＭセルは、 インバータの出力を他方のインバータの入力に互いに接
続したインバータ対と、 前記インバータ対の各インバータの出力と一対のビット
ラインとの間に設けられ、接続されたワードライン上の
信号に応じてオン、オフする一対の第１および第２スイ
ッチと、 前記一対のビットラインとビットマッチノードとの間に
設けられ、前記インバータ対の各インバータの出力信号
によってオン、オフする一対の第３および第４スイッチ
と、 ワードマッチラインと前記ビットマッチノードとに接続
され、前記ビットマッチノードの電位によってオン、オ
フし、前記ワードマッチラインを駆動するための第５ス
イッチと、を含むＣＡＭセルであって、 第５スイッチが前記ビットマッチノードの電位が低い場
合にオンし、高い場合にオフすることを特徴とするＣＡ
Ｍセルからなる請求項１０記載のＣＡＭワード回路。 - 【請求項１３】 前記第５スイッチがＰ型トランジスタ
からなることを特徴とする請求項１２記載のＣＡＭワー
ド回路。 - 【請求項１４】 前記インバータがＣＭＯＳトランジス
タからなり、前記第１から第４までのスイッチがＮＭＯ
Ｓトランジスタからなり、前記第５スイッチがＰＭＯＳ
トランジスタからなることを特徴とする請求項１３記載
のＣＡＭワード回路。 - 【請求項１５】 さらに、前記ワードマッチライン上に
設けられ、前記ワードマッチライン上の信号を検出し増
幅するためのセンスアンプ回路を含む、請求項１０記載
のＣＡＭワード回路。 - 【請求項１６】 前記センスアンプ回路が、 インバータの出力を他方のインバータの入力に互いに接
続したインバータ対と、 前記インバータ対の各インバータのＮチャネル側または
Ｐチャネル側のソースにドレインが接続され、ソースは
共通ノードとして定電流源に接続され、ゲートの一方に
前記ワードマッチラインが接続され、ゲートの他方に参
照電位が接続されるセンス用トランジスタと、を含む請
求項８または１５記載のＣＡＭワード回路。 - 【請求項１７】 前記ゲートにワードマッチラインが接
続されたセンス用トランジスタの駆動力は前記ゲートに
参照電位が接続されたセンス用トランジスタの駆動力よ
りも大きいことを特徴とする請求項１６記載のＣＡＭワ
ード回路。
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