KR20000029138A

KR20000029138A - 연상 메모리(ｃａｍ)

Info

Publication number: KR20000029138A
Application number: KR1019990044976A
Authority: KR
Inventors: 미야따께히사따다; 다나까마사히로; 모리요따로
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1998-10-29
Filing date: 1999-10-18
Publication date: 2000-05-25
Also published as: KR100369278B1; US6181591B1; JP3416062B2; JP2000132978A

Abstract

연상 메모리(associative memory: CAM) 셀 및 CAM 회로의 고속화 및 저소비 전력화를 도모한다.

워드 매치 라인(20)과, 워드 매치 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀(35)과, 워드 매치 라인(20)을 충전하기 위한 충전 회로(21)와, 충전 회로와 상기 워드 매치 라인간에 설치된 전압 제어용 디바이스(41)를 포함하는 연상 메모리(CAM) 회로(40)가 제공된다.

Description

연상 메모리(ＣＡＭ){ASSOCIATIVE MEMORY(CAM)}

본 발명은 일반적으로는 연상 (내용 액세스) 메모리(CAM: Content Addressable Memory)에 관한 것으로서, 특히 CAM 셀, 복수의 CAM 셀로 이루어지는 CAM 워드와 그에 수반되는 워드 매치 라인의 구성 (이하, "CAM 워드 회로"라 함)에 관한 것이다.

CAM은 검색 데이타와 일치하고 있는 기억 데이타를 검색하고, 일치하고 있는 데이타를 기억하고 있는 장소를 나타내는 어드레스 등의, 일치 데이타와 관련된 정보를 판독할 수 있는 메모리이다. 반도체 기술의 진보와 함께, CAM도 보다 고밀도이고 고속 액세스가 가능하며 저소비 전력인 것이 요구되고 있다.

도 1은 종래의 스태틱형 CAM 셀의 예 (「CMOSVLSI 설계의 원리」 310쪽으로부터 발췌)를 나타낸 도면이다. CAM 셀(10)은 CMOS 트랜지스터로 이루어지는 인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍으로 이루어지는 데이타 유지부(11)와, 비트 라인(12, 13)과 데이타 유지부(10)간에 설치된 NMOS 트랜지스터로 이루어지는 트랜스퍼 게이트(14, 15)를 갖고 있다. 이 트랜스퍼 게이트(14, 15)의 게이트에는 워드 라인이 접속되어 있다. 또한, CAM 셀(10)은 비트 라인(12, 13)에 직렬 접속된 NMOS 트랜지스터(16, 17)를 갖고 있다. 트랜지스터(16, 17)의 게이트는 각 인버터의 출력에 접속되어 있다. 또한, 트랜지스터(16, 17)간의 비트 매치 노드(18)는 NMOS 트랜지스터(19)의 게이트에 접속되어 있다. 트랜지스터(19)는 워드 매치 라인(20)에 접속되며 워드 매치 라인(20)의 구동용 트랜지스터로서 기능한다.

도 1의 CAM 셀(10)은 저소비 전력화와 고속화에 따른 이하와 같은 문제점을 갖고 있다. 즉, 판독 동작을 위해서, 비트 라인(12, 13)은 하이 레벨로 프리차지된다. 이 때 트랜지스터(16, 17)가 온(on)이므로, 비트 매치 노드(18)가 하이 레벨이 된다. 그리고, 구동용 트랜지스터(19)가 온되어 워드 매치 라인(20)은 로우 레벨로 방전된다. 한편, 검색 동작을 위하여, 워드 매치 라인(20)은 하이 레벨로 프리차지할 필요가 있다. 이 때, 비트 라인(12, 13)은 로우 레벨로 고정할 필요가 있다.

따라서, 대기 상태에서 판독 동작을 준비하고 있는 경우에, 검색 요구가 있는 경우, 검색 동작으로 들어가기 전에 비트 라인(12, 13)을 일단 방전할 필요가 있다. 그 후, 워드 매치 라인(20)을 하이 레벨에 충전하고, 여기서 처음으로 검색 동작으로 들어가게 된다. 그 결과, 비트 라인(12, 13)의 방전분만큼 전력이 쓸데없이 소비되어, 검색 동작으로 들어가는 시간이 느려진다. 비트 라인(12, 13)은 용량이 커서, 검색을 위해서는 모든 비트 라인을 방전시켜야만 한다. 따라서, 여기서 쓸데없이 낭비되는 전력은 매우 클뿐만아니라, 접지선 상에 발생된 노이즈의 문제도 생긴다. 또한, 검색 종료 후, 대기 상태에서 판독 동작을 준비하기 위해서, 비트 라인(12, 13)은 프리차지되지만, 검색 동작 전에 프리차지되어 데이타가 일치하고 있었기 때문에 방전되지 않았던 워드 매치 라인(20) 상의 전력도 이 과정에서 쓸데없이 소비 (방전)된다.

한편, 대기 상태에서 검색 동작을 준비한 경우, 판독 요구가 있으면, 판독 동작으로 들어가기 전에 전 비트 라인을 프리차지 상태로 충전할 필요가 있으며, 이 과정에서 모든 워드 매치 라인은 방전된다. 판독 후, 전 비트 라인을 방전시키고 전 워드 매치 라인을 프리차지한다. 따라서, 이 경우도 전력이 쓸데없이 소비되어, 판독 동작으로 들어가는 시간도 지연된다. 또한, 비트 라인 충전 전류 때문에, 전원선의 노이즈에 대하여 고려를 하지 않으면 안된다. 또, 도 1의 종래의 CAM 셀(10)에서는, 판독 시 (기록 시)와 검색 시에 비트 라인(12, 13) 상의 데이타의 극성 (하이 또는 로우)을 반대로 할 필요가 있다고 하는 결점도 있다.

도 2는 종래의 CAM 워드 회로의 예를 나타낸 도면이다. 워드 매치 라인(20)에는 복수의 CAM 셀(10)이 병렬로 접속되어 있다. 워드 매치 라인(20) 상의 신호는 버퍼(23)를 통하여 매치 신호로서 출력된다. 또한, 워드 매치 라인(20)에는 프리차지 회로(21)가 접속되며, 프리차지 신호(22)에 따라서 워드 매치 라인(20)을 프리차지한다.

도 2의 CAM 워드 회로는, 특히 소비 전력에 관한 이하와 같은 문제점을 갖고 있다. 즉, 도 2의 CAM 셀 회로는 데이타 불일치의 워드에서 매치 라인(20)이 전원 전위로부터 접지 전위까지 방전시켜지므로 소비 전력이 크다. CAM에서는, 검색 동작에서 입력 데이타가 모든 기억 셀로 보내져, 기억하고 있는 데이타와 비교되지만, 도 2의 구성을 포함하는 종래의 회로 형식에서는, 워드로서 일치하지 않은 어드레스의 워드 매치 라인은 전부 방전시켜지므로, 워드 매치 라인의 충방전 전력은 전체의 소비 전력을 크게 좌우한다. 구체적으로는, 워드 매치 라인의 전 정전 용량을 C, 충전 시와 방전 시의 전위차를 V, 검색 동작 주파수를 f라고 하면, 워드 매치 라인의 소비 전력은 fCV²이 되어, 전압 진폭 V의 제곱에 비례한다. 따라서, 워드 매치 라인의 전압 진폭이 큰 것은 저소비 전력화를 달성하는데에 있어서 매우 불리하다.

본 발명의 목적은 상기한 종래 기술의 문제점을 해소하는 것이다. 구체적으로는, 고속이며 저소비 전력의 CAM 셀 및 CAM 워드 회로를 제공하는 것이다.

본 발명에 따르면, 인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍(11)과, 상기 인버터쌍의 각 인버터의 출력과 한 쌍의 비트 라인(12, 13) 간에 설치되며 접속된 워드 라인 상의 신호에 따라서 온, 오프되는 한 쌍의 제1 및 제2 스위치(14, 15)와, 상기 한 쌍의 비트 라인과 비트 매치 노드(18) 간에 설치되며 상기 인버터쌍의 각 인버터의 출력 신호에 따라서 온, 오프되는 한 쌍의 제3 및 제4 스위치(16, 17)와, 워드 매치 라인(20)과 상기 비트 매치 노드에 접속되며 상기 비트 매치 노드의 전위에 따라서 온, 오프되어, 상기 워드 매치 라인을 방전시키기 위한 제5 스위치(25)를 포함하는 연상 메모리(CAM) 셀(30)에 있어서,

상기 제5 스위치는 상기 비트 매치 노드의 전위가 낮은 경우에 온되고 높은 경우에 오프되는 것을 특징으로 하는 CAM 셀(30)이 제공된다.

본 발명에 따르면, 워드 매치 라인(20)과,

상기 워드 매치 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀(35)을 포함하는 연상 메모리(CAM) 워드 회로(40)에 있어서,

상기 CAM 셀은,

인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍(11)과,

상기 인버터쌍의 각 인버터의 출력과 한 쌍의 비트 라인간에 설치되며, 접속된 워드 라인 상의 신호에 따라서 온, 오프되는 한 쌍의 제1 및 제2 스위치(14, 15)와,

상기 한 쌍의 비트 라인과 비트 매치 노드간에 설치되며, 상기 인버터쌍의 각 인버터의 출력 신호에 따라 온, 오프되는 한 쌍의 제3 및 제4 스위치(16, 17)와,

워드 매치 라인과 상기 비트 매치 노드에 접속되며, 상기 비트 매치 노드의 전위에 따라서 온, 오프되어, 상기 워드 매치 라인을 구동하기 위한 제5 스위치(25)

를 포함하고,

상기 제5 스위치는 상기 비트 매치 노드의 전위가 낮은 경우에 온되고 높은 경우에 오프되는 것을 특징으로 하는 CAM 워드 회로가 제공된다.

본 발명에 따르면, 워드 매치 라인(20)과, 상기 워드 매치 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀(35)과, 상기 워드 매치 라인을 충전하기 위한 충전 회로(21)와, 상기 충전 회로와 상기 워드 매치 라인간에 설치된 전압 제어용 디바이스(41)와, 상기 워드 매치 라인 상에 설치되며, 상기 워드 매치 라인 상의 신호를 검출하여 증폭하기 위한 센스 앰프 회로(42)를 포함하는 연상 메모리(CAM) 워드 회로(40)가 제공된다.

도 1은 종래의 CAM 셀의 예를 나타낸 도면.

도 2는 종래의 CAM 워드 회로의 예를 나타낸 도면.

도 3은 본 발명의 CAM 셀의 일 실시예를 나타낸 도면.

도 4는 본 발명의 CAM 워드 회로의 예를 나타낸 도면.

도 5는 본 발명의 CAM 워드 회로(40) (도 4)에서 사용되는 센스 앰프(42)의 일례를 나타낸 도면.

＜도면의 주요 부분에 대한 부호의 설명＞

10, 30, 35 : CAM 셀

11 : 인버터쌍으로 이루어지는 데이타 유지부

12, 13 : 비트 라인

14, 15 : 트랜스퍼 게이트

16, 17 : 트랜지스터

18 : 비트 매치 노드

19, 25 : 워드 매치 라인 구동용 트랜지스터

20 : 워드 매치 라인

21 : 프리차지 회로

22 : 프리차지 신호

23 : 버퍼

40 : CAM 워드 회로

41 : NMOS 트랜지스터

42 : 센스 앰프

43 : 센스 신호

도 3은 본 발명의 CAM 셀의 일 실시예를 나타낸 도면이다. CAM 셀(30)은 CMOS 트랜지스터로 이루어지는 인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍으로 이루어지는 데이타 유지부(11)와, 비트 라인(12, 13)과 데이타 유지부(11)간에 설치된 NMOS 트랜지스터로 이루어지는 트랜스퍼 게이트(14, 15)를 가지고 있다. 이 트랜스퍼 게이트(14, 15)의 게이트에는 워드 라인이 접속되어 있다. 또한, CAM 셀(30)은 비트 라인(12, 13)에 접속된 NMOS 트랜지스터(16, 17)를 가지고 있다. 트랜지스터(16, 17)의 게이트는 각 인버터의 출력에 접속되어 있다. 트랜지스터(16, 17)간의 비트 매치 노드(18)는 PMOS 트랜지스터(25)의 게이트에 접속되어 있다. 트랜지스터(25)는 워드 매치 라인(20)에 접속되어, 워드 매치 라인(20)의 방전 (구동)용 트랜지스터로서 기능한다. 종래의 CAM 셀(10)과 비교한 본 발명의 구성 상의 신규한 점은, 구동용 트랜지스터(25)를 NMOS 트랜지스터로부터 PMOS 트랜지스터로 대체했다는 점이다. 이에 따라, 본 발명의 CAM 셀에서는, 비트 라인 상의 신호 극성은 판독 시, 기록 시 및 검색 시의 모두에 있어서 공통이 된다.

도 3의 CAM 셀(30)의 동작에 대하여 설명한다.

CAM 셀(30)의 기억 데이타를 판독하는 경우, 우선 비트 라인(12, 13)을 하이 레벨 (예를 들면, 전원 전위)로 프리차지한 후, 워드 라인을 하이 레벨로 하고 트랜스퍼 게이트(14, 15)를 도통 상태로 한다. 그러면, 비트 라인(12)의 레벨은 도면의 좌측 인버터(11a)의 출력에 따른 레벨이 됨과 함께, 비트 라인(13)의 레벨은 우측의 인버터(11b)의 출력에 따른 레벨이 된다. 그리고, 트랜지스터(16, 17)가 온되어, 비트 매치 노드(18)가 하이 레벨이 된다. 이 때, 구동용 트랜지스터(PMOS)(25)가 오프인 채로 워드 매치 라인(20)은 하이 레벨을 유지한다.

CAM 셀(30)에 데이타를 기억시키는 경우도, 우선 비트 라인(12, 13)을 하이 레벨로 프리차지한 후, 워드 라인을 하이 레벨로 하여, 트랜스퍼 게이트(14, 15)를 도통 상태로 하고, 그 후, 비트 라인(13)의 레벨을 기억시키고자 하는 정보의 레벨로 하고, 비트 라인(12)의 레벨을 이것과 반대의 레벨로 한다. 이 경우도, 기억 정보를 판독하는 경우와 마찬가지로, 구동용 트랜지스터(PMOS)(25)가 오프인 채로 워드 매치 라인(20)은 하이 레벨을 유지한다.

다음에, CAM 셀(30)의 데이타를 검색 (서치)하는 경우, 매치 라인을 하이 레벨로 프리차지한다. 이 경우, 종래와 같이, 미리 비트 라인(12, 13)을 로우 레벨 (예를 들면, 접지 전위)로 프리차지할 필요는 없다. 다음에, 예를 들면 데이타 유지부(11)에 로우 레벨이 기억되어 있는지의 여부를 검색하는 경우, 비트 라인(12)을 로우 레벨로, 비트 라인(13)을 하이 레벨로 한다. 이 때, 실제로 데이타 유지부(11)에 로우 레벨의 정보가 기억되어 있다면 [인버터(11a)의 출력을 데이타 유지부(11)의 기억 정보로 함], 트랜지스터(16)가 비도통 상태로 되고 트랜지스터(17)가 도통 상태가 된다. 또한, 비트 라인(13)이 하이 레벨이므로, 비트 매치 노드(18)가 하이 레벨이 되고, 구동용 트랜지스터(PMOS)(25)가 오프인 채로, 매치 라인(20)은 하이 레벨을 유지한다. 또한, 데이타 유지부(11)의 기억 데이타가 하이 레벨이면, 트랜지스터(16)는 도통 상태이지만, 트랜지스터(17)는 비도통 상태가 된다 [인버터(11b)의 출력이 로우 레벨이기 때문임]. 또한, 비트 라인(12)이 로우 레벨이므로, 구동용 트랜지스터(25)는 온되어 도통 상태가 된다. 따라서, 매치 라인(20)은 로우 레벨로 방전된다. 즉, 검색 정보와 기억 정보가 일치하면 매치 라인(20)은 하이 레벨을 유지하고, 검색 정보와 기억 정보가 불일치하면 매치 라인(20)이 로우 레벨이 된다.

이상, 본 발명의 CAM 셀(30)의 동작에 대하여 설명했지만, CAM 셀(30)은 종래의 CAM 셀(10)과의 차이에서 이하와 같은 특징을 가지고 있다.

도 1에서, 판독 동작을 준비하기 위해서 비트 라인(12, 13)을 하이 레벨로 프리차지하면, 비교 회로의 출력, 즉 워드 매치 라인 구동 트랜지스터(25)의 게이트 노드의 전위 V는

V = (전원 전위 Vcc) - (MOS 트랜지스터의 Vt)

가 된다. 워드 매치 라인을 전위 V로부터 전원 전위 Vcc까지의 하이 레벨로 프리차지하여도 트랜지스터(25)는 온이 되지 않는다. 이것은 워드 매치 라인을 검색 동작의 프리차지 상태로 하게 된다. 그 결과, 대기 시에 이 상태를 취함으로써 판독 동작과 검색 동작의 양쪽을 준비할 수 있다. 그리고, 어떠한 동작의 요구가 있어도 쓸데없는 전력을 낭비하는 일 없이, 즉석으로 어느 하나의 동작에 들어 갈 수 있다 (판독 동작과 기록 동작의 대기 상태는 원래 동일함).

상술한 바와 같이, 입력 데이타의 해당 비트가 기억하고 있는 데이타 비트와 일치한 경우, 구동용 트랜지스터(25)의 게이트 노드는 하이 레벨에 머물고, 트랜지스터(25)는 오프 상태를 유지하므로, 워드 매치 라인을 방전하지 않는다. 병렬로 접속된 모든 비트에서 일치가 검출된 경우는, 워드 매치 라인은 방전되지 않으며, 하이 레벨에 머물러 워드의 일치를 나타내게 된다. 워드를 구성하는 비트 중의 임의의 비트에서 불일치가 검출되면, 그 비트의 셀 내의 워드 매치 라인 구동 트랜지스터가 온이 되어 워드 매치 라인은 방전되어 불일치를 나타낸다.

도 4는 본 발명의 CAM 워드 회로의 예를 나타낸 도면이다. 워드 매치 라인(20)에는 복수의 CAM 셀(35)이 병렬로 접속되어 있다. 또, CAM 셀(35)은 도 3에 도시한 본 발명의 CAM 셀(30) 이외에, 어떠한 구성의 CAM 셀 [예를 들면, 도 1의 CAM 셀(10)]이라도 좋다. 워드 매치 라인(20) 상의 신호는 센스 앰프(42)를 통하여 매치 신호로서 출력된다. 또한, 워드 매치 라인(20)에는 NMOS 트랜지스터(41)를 통하여 프리차지 회로(21)가 접속되어 있다.

도 4의 본 발명의 CAM 워드 회로의 동작에 대하여, CAM 셀(35)로서 도 3의 CAM 셀(30)을 이용한 경우를 예로 들어 설명한다.

프리차지 기간에, 워드 매치 라인(20)은 NMOS 트랜지스터(41)를 통하여 프리차지 회로(21)에 의해 충전된다. 여기서 워드 매치 라인의 충전 상태에서의 전위는, 전압 제한용으로 사용되고 있는 NMOS 트랜지스터(41)의 게이트 전위보다 임계치 전압분만큼 낮은 전위이다. NMOS 트랜지스터(41)의 게이트를 전원 전위로 한 경우는 전원 전위보다 임계치 전압분만큼 낮은 전위가 된다. 이 NMOS 트랜지스터(41)에는, 워드 매치 라인(20)의 전위가 높아지면, 큰 백 게이트 바이어스가 걸리게 되므로, 그 임계치 전압은 백 게이트 바이어스 효과에 의해 커지며 워드 매치 라인의 전위는 그 만큼 더욱 저하된다. 또한, NMOS 트랜지스터(41)의 게이트 전위를 낮춤으로써, 워드 매치 라인(20)의 충전 상태에서의 전위를 더욱 낮출 수 있다.

프리차지 후, 검색 동작으로 들어가면, 비트 라인쌍에 데이타가 전송되며 CAM 셀(35) 내에 기억되어 있는 데이타와 비교된다. 워드 내의 임의의 비트에서 불일치가 검출되면, 그 비트의 CAM 셀 내의 워드 매치 라인 구동용 PMOS 트랜지스터(25) (도 3)가 온이 되어, 워드 매치 라인(20) 상의 전하를 방출한다. 워드 매치 라인(20)의 전위가 어느 정도 내려가면, 센스 앰프(42)가 이것을 검출한다. 여기서, 워드 매치 라인(20)의 전위는, 가장 낮아졌을 때에도, 구동용 PMOS 트랜지스터(25) (도 3)의 게이트 전위보다 임계치 전압분만큼 커진다. 또한, 워드 매치 라인(20)의 전위가 내려가면, CAM 셀(35) 내의 구동용 PMOS 트랜지스터(25) (도 3)에는 백 게이트 바이어스가 강하게 걸리게 되어 임계치 전압이 커진다. 그 결과, PMOS 트랜지스터(25)의 게이트를 접지 전위까지 구동하여도, 워드 매치 라인(20)의 전위는 접지 전위보다 임계치 전압분만큼 높은 전위까지만 내려가고, 게이트의 전위를 올림으로써, 워드 매치 라인(20)의 전위를 더욱 올릴 수 있다.

따라서, 워드 매치 라인(20)의 전압 진폭은 접지 전위보다 백 게이트 바이어스가 걸린 PMOS 트랜지스터(25) (도 3)의 임계치 전압만큼 높은 전위와, 전원 전위보다 백 게이트 바이어스가 걸린 NMOS 트랜지스터(41)의 임계치 전압만큼 낮은 전위의 범위 내로 억제되며, 또한 그 범위를 더욱 작게 하는 것도 가능하다. 그 결과, 워드 매치 라인의 전압 진폭이 작아지며 소비 전력을 경감할 수 있다.

또한, 워드 매치 라인(20)의 충전 전위를 낮게 하는 것은 소비 전력을 낮추는 것 이외에 다음과 같은 효과를 갖는다. 워드 매치 라인(20)은 CAM 셀(30) 내의 워드 매치 라인 구동용 PMOS 트랜지스터(25)의 소스단이므로, 이 트랜지스터의 서브 임계 전류를 억제하기 위해서는, 이 PMOS 트랜지스터(25)의 게이트 전위는 워드 매치 라인의 전위보다 높지 않으면 안된다. 따라서, 혹시 워드 매치 라인(20)의 프리차지 전위가 전원 전위이면 PMOS 트랜지스터(25)의 게이트 전위를 전원 전위 정도로 높게 하지 않으면 안된다. 그 때문에, CAM 셀 내의 비교 회로를 구성하는 트랜지스터도 PMOS로 하거나 비트 라인의 전위를 올릴 (승압시킬) 필요가 있으며, 어떻든간에 비교 회로의 고속성을 희생하게 된다. 즉, 워드 매치 라인의 프리차지 전위를 낮게 하는 것은, 셀 내의 비교 회로에 NMOS 트랜지스터를 이용하면서 비트 라인의 승압을 불필요하게 하는 것을 가능하게 함으로써, 서브 임계 전류를 억제하면서 고속성을 확보하는 것에도 기여하고 있다.

도 5는 본 발명의 CAM 워드 회로(40) (도 4)에서 사용되는 센스 앰프(42)의 일례를 나타낸 도면이다. CMOS로 이루어지는 인버터(51, 52)를 2단 순회 접속하고, 각 인버터의 소스단에 직렬로 센스용 (NMOS) 트랜지스터(53, 54)의 드레인을 접속한다. 또한, 각 인버터의 출력에는 프리차지용 (PMOS) 트랜지스터(56, 57)가 접속되어 있다. 도 5의 예에서는, 양 센스용 트랜지스터(53, 54)의 게이트에 차동 입력 신호를 접속하고, 양 센스용 트랜지스터의 소스를 양 센스용 트랜지스터에 공통의 노드로서 정전류원 (NMOS 트랜지스터)(55)에 접속하는 회로 형식의 차동 센스 앰프를 이용하고 있다. 그리고, 차동 센스 앰프를 간편한 기준 전위 Vref를 이용하여 싱글 엔드로 이용하기 위해서, 두개의 센스용 트랜지스터(53, 54)의 고유의 구동력에 적절한 차를 갖게 한다. 즉, 센스용 트랜지스터(53, 54)의 구조 파라메터 β, 예를 들면 채널폭 W와 채널 길이 L의 비 (W/L)를 다른 값으로 함으로써, 양 센스용 트랜지스터의 고유의 구동력에 적절한 차를 갖게 한다. 구체적으로는 (W/L)비를 크게 함으로써 센스용 트랜지스터의 고유의 구동력을 크게할 수 있다.

고유 구동력이 작은 [(W/L)비가 작은] 센스용 트랜지스터(54)의 게이트 단자를 기준 전위 Vref의 공급원에 접속하고, 고유 구동력이 큰 [(W/L) 비가 큰] 센스용 트랜지스터(53)의 게이트에 워드 매치 라인(60)을 직접 혹은 소정 전압 혹은 전류 제한용 디바이스를 통하여 접속한다. 도 5에서는 트랜지스터(59)를 통하여 접속하고 있다. 여기서 고유 구동력이 큰 쪽의 센스용 트랜지스터(53)의 게이트 단자를 센스점 S라고 부르기로 한다. 여기서, 기준 전위로서는, 특히 기준 전위 발생 회로를 필요로 하지 않는 전위를 상정하면 좋으며, 도 5와 같이, 센스용 디바이스가 NMOS인 경우는, 기준 전위의 공급원은 회로 전체의 전원이어도 좋다. 물론, 고도로 세련된 것을 포함하는 임의의 기준 전위 발생 회로를 이용할 수도 있다.

여기서, 도 5의 센스 앰프 회로의 동작에 대하여 설명한다.

프리차지 기간에, 워드 매치 라인(60)은 프리차지용 트랜지스터(58)에 의해서 충전된다. 이 때, 센스점 S는 기준 전위 (전원 전위)까지 충전된다. 전압 제한용 NMOS 트랜지스터(59)는 있어도 없어도 상관없지만, 있는 경우에는 워드 매치 라인(60)은 전원 전위보다 트랜지스터(59)의 임계치 전압분만큼 낮은 전위까지 충전되며, 없는 경우에는 전원 전위까지 충전된다. 이 NMOS 트랜지스터(59)는 워드 매치 라인(60)의 전위가 올라가면 큰 백 게이트 바이어스가 걸리게 되므로, 임계치 전압은 백 게이트 바이어스 효과에 의해 커지며, 워드 매치 라인의 전위(60)는 그 만큼 더욱 낮아진다. 어떻든간에, 센스점 S는 전원 전위 (기준 전위)까지 충전되며 이 상태로 센스 개시를 대기한다.

프리차지 상태에서, 센스 앰프 활성화 신호 Va는 "L"로 고정되고, 센스 앰프는 준비 상태에 있다. 이 때, 센스 앰프의 공통 노드 [셋트 노드(set node)라 함](61)는 전원 전위보다 NMOS 임계치 전압 Vt분만큼 낮은 전위로 되어 있다. 그 결과, 센스 앰프에는 전류가 흐르지 않는다.

프리차지 후, 검색 동작으로 들어 가면, 상술한 바와 같이 비트선쌍에 데이타가 전송되어 셀 내에 기억되어 있는 데이타와 비교된다. 워드 내의 적어도 하나의 비트에서 불일치가 검출되면, 그 비트의 셀 내의 워드 매치 라인 구동용 트랜지스터가 온이 되어 워드 매치 라인 상의 전하를 방출한다. 입력 데이타와 일치한 워드의 매치 라인은 전위가 변화하지 않으며, 센스점 S는 전원 전위에 머문다. 불일치의 워드의 센스점 S의 전위가 어느 정도 내려간 시점을 가늠하여, 센스 앰프의 활성화 신호 Va를 "H"로 구동하여 센스 앰프를 활성화시킨다. 이 타이밍은, DRAM 등에서 종종 행해지는 바와 같이, 센스점 S의 움직임을 시뮬레이트하는 적당한 회로를 사용하여 만들어도 좋다.

입력 데이타와 일치한 워드의 센스 앰프의 차동 입력은 양쪽 모두 전원 전위에 있지만, 센스점 S를 받고 있는 센스용 트랜지스터(53) 쪽이 기준 전위 (이 경우는 전원 전위)를 받고 있는 센스용 트랜지스터(54)보다 구동력이 크므로, 센스 앰프는 마치 센스점 쪽이 기준점보다도 전위가 높을 것 같은 동작을 하여 센스점은 "H"라고 인식된다.

입력 데이타와 일치하지 않은 워드의 매치 라인(60)은 전위가 내려가고 있으므로, 센스 앰프 내에서는 기준 전위에 접속된 센스용 트랜지스터(54)가 센스점에 접속된 센스용 트랜지스터(53)보다 먼저 온이 되며 노드(62)의 전위가 내려가기 시작한다. 셋트 노드(61)가 더 내려가면, 센스용 트랜지스터(53)도 온이 된다. 그러나, 센스용 트랜지스터(53)의 게이트의 오버드라이브(overdrive)가 센스용 트랜지스터(54)에 비하여 약하고 노드(62)가 이미 어느 정도 저하되어 있으므로, 인버터(51)를 구성하는 NMOS 트랜지스터(63)의 구동력이 인버터(52)를 구성하는 NMOS 트랜지스터(64)보다도 약하기 때문에, 센스점 S의 전위가 어느 정도 이상 내려가 있으면, 고유 구동력이 강한 트랜지스터(53)를 가지고 있어도 노드(62)와 노드(65)의 전위가 역회전하는 일은 없다. 그리고, 노드(62)는 더 내려가서 접지 레벨에 도달하고, 노드(65)는 전원 전위에 고정된다. 즉, 센스점 S는 "L"이라고 인식되며, 「일치하지 않았음」이라는 신호가 센스 앰프 출력으로서 출력된다.

여기서, 센스점 S의 전위가 어느 정도 내려간 경우에 "L"이라고 인식될지는 센스용 트랜지스터(53, 54)의 고유 구동력의 차이에 따르므로, (W/L)을 적당하게 설정함으로서 용이하게 조절할 수 있다. 또한, 트랜지스터 고유의 임계치 전압 Vt에도 의존하지 않는다. 노이즈 마진을 고려하여 각각의 고유 구동력을 결정하면 좋다.

이와 같이, 본 발명의 센스 앰프(42)에 따르면, 미소한 신호가 센스점에 나타난 시점에서 워드가 일치하였는지의 여부의 신호를 후단에 전달할 수 있으므로 검색 동작이 고속화된다. 이 효과는 워드폭이 커질수록 워드 매치 라인의 기생 용량이 커지고 워드 매치 라인의 움직임이 둔해지므로 더욱 커진다.

또한, 증폭 종료 후의 센스 앰프의 출력 VMATCH는 센스점 S가 전원 전위 레벨 부근에 있는지 그 보다 낮은 전위에 있는지에 따라 전원 전위가 접지 전위가 된다. 이 때, 센스 앰프의 입력인 VIN은 설정된 센스 앰프의 입력 감도분 (통상, 300㎷ 내지 700㎷ 정도)만큼 움직이면 좋으므로, 그와 같이 매치 라인을 제어함으로써 센스 앰프 입력을 구동하는 매치 라인(60)의 충방전 전류는 대폭 저감된다.

또한, 증폭 종료 후, 증폭 결과는, 센스 앰프 내의 트랜지스터(53, 54)가 도통상태인 한, 래치되어 유지된다. 이것은 이 센스 앰프의 우수한 특징 중의 하나이다. 따라서, 센싱이 종료하면 즉시 프리차지 제어 신호 Vb를 "L"로 하여 센스점 S와 매치 라인(60)을 프리차지하고, 검색 결과를 유지하여 출력하면서 다음 검색 동작을 준비할 수 있다. 즉, 검색 동작의 사이클 타임을 짧게 할 수 있다. 또한, 증폭 완료 후, 즉 래치 완료 후는 전원으로부터 접지에 이르는 경로가 차단되므로, 센스 앰프를 흐르는 전류는 없다.

상술한 바와 같이, 매치 라인(60)의 전압 제한용으로 삽입되어 있는 트랜지스터(59)는 없어도 좋지만, 있는 경우에는 매치 라인(60)의 프리차지 전위가 전원 전위보다 트랜지스터의 Vt만큼 낮은 전위로 억제되게 되며, 매치 라인의 충방전 전력이 더욱 저감된다. 그 뿐만 아니라, 매치 라인이 낮아지기 시작할 때의 센스점 S의 응답이 차지 공유(charge sharing)에 의해 빨라진다는 이점도 있다.

Claims

인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍과,

상기 인버터쌍의 각 인버터의 출력과 한 쌍의 비트 라인간에 설치되며, 접속된 워드 라인 상의 신호에 따라서 온, 오프되는 한 쌍의 제1 및 제2 스위치와,

상기 한 쌍의 비트 라인과 비트 매치 노드간에 설치되며, 상기 인버터쌍의 각 인버터의 출력 신호에 따라서 온, 오프되는 한 쌍의 제3 및 제4 스위치와,

워드 매치 라인과 상기 비트 매치 노드에 접속되며, 상기 비트 매치 노드의 전위에 따라서 온, 오프되어, 상기 워드 매치 라인을 방전시키기 위한 제5 스위치

를 포함하는 연상 메모리(CAM) 셀에 있어서,

상기 제5 스위치는, 상기 비트 매치 노드의 전위가 낮은 경우에 온되고 높은 경우에 오프되는 CAM 셀.
제1항에 있어서, 상기 제5 스위치가 P형 트랜지스터로 이루어지는 CAM 셀.
제2항에 있어서, 상기 인버터가 CMOS 트랜지스터로 이루어지고,

상기 제1 내지 제4 스위치가 NMOS 트랜지스터로 이루어지며,

상기 제5 스위치가 PMOS 트랜지스터로 이루어지는 CAM 셀.
워드 매치 라인과,

상기 워드 매치 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀을 포함하는 연상 메모리(CAM) 워드 회로에 있어서,

상기 CAM 셀은,

인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍과,

상기 인버터쌍의 각 인버터의 출력과 한 쌍의 비트 라인간에 설치되며, 접속된 워드 라인 상의 신호에 따라서 온, 오프되는 한 쌍의 제1 및 제2 스위치와,

상기 한 쌍의 비트 라인과 비트 매치 노드간에 설치되며, 상기 인버터쌍의 각 인버터의 출력 신호에 따라서 온, 오프되는 한 쌍의 제3 및 제4 스위치와,

상기 워드 매치 라인과 상기 비트 매치 노드에 접속되며, 상기 비트 매치 노드의 전위에 따라서 온, 오프되어, 상기 워드 매치 라인을 구동하기 위한 제5 스위치

를 포함하고,

상기 제5 스위치는, 상기 비트 매치 노드의 전위가 낮은 경우에 온되고 높은 경우에 오프되는 것을 특징으로 하는 CAM 워드 회로.
제4항에 있어서, 상기 제5 스위치가 P형 트랜지스터로 이루어지는 것을 특징으로 하는 CAM 워드 회로.
제5항에 있어서, 상기 인버터가 CMOS 트랜지스터로 이루어지고,

상기 제1 내지 제4 스위치가 NMOS 트랜지스터로 이루어지며,

상기 제5 스위치가 PMOS 트랜지스터로 이루어지는 CAM 워드 회로.
제4항에 있어서,

상기 워드 매치 라인을 프리차지하기 위한 충전 회로와,

상기 충전 회로와 상기 워드 매치 라인간에 설치된 전압 제한용 디바이스

를 더 포함하는 CAM 워드 회로.
제7항에 있어서, 상기 워드 매치 라인 상에 설치되며, 상기 워드 매치 라인 상의 신호를 검출하여 증폭하기 위한 센스 앰프 회로를 더 포함하는 CAM 워드 회로.
제7항에 있어서, 상기 전압 제한용 디바이스가 MOS 트랜지스터로 이루어지는 CAM 워드 회로.
워드 매치 라인과,

상기 워드 매치 라인에 병렬 접속된 복수의 연상 메모리(CAM) 셀과,

상기 워드 매치 라인을 충전하기 위한 충전 회로와,

상기 충전 회로와 상기 워드 매치 라인간에 설치된 스위치

를 포함하는 연상 메모리(CAM) 워드 회로.
제10항에 있어서, 상기 스위치가 MOS 트랜지스터로 이루어지는 CAM 워드 회로.
제10항에 있어서, 상기 CAM 셀은,

인버터의 출력을 다른 쪽의 인버터의 입력에 서로 접속한 인버터쌍과,

상기 인버터쌍의 각 인버터의 출력과 한 쌍의 비트 라인간에 설치되며, 접속된 워드 라인 상의 신호에 따라서 온, 오프되는 한 쌍의 제1 및 제2 스위치와,

상기 한 쌍의 비트 라인과 비트 매치 노드간에 설치되며, 상기 인버터쌍의 각 인버터의 출력 신호에 따라서 온, 오프되는 한 쌍의 제3 및 제4 스위치와,

워드 매치 라인과 상기 비트 매치 노드에 접속되며, 상기 비트 매치 노드의 전위에 따라서 온, 오프되어, 상기 워드 매치 라인을 구동하기 위한 제5 스위치

를 포함하는 CAM 셀에 있어서,

상기 제5 스위치는, 상기 비트 매치 노드의 전위가 낮은 경우에 온되고 높은 경우에 오프되는 것을 특징으로 하는 CAM 셀로 이루어지는 CAM 워드 회로.
제12항에 있어서, 상기 제5 스위치가 P형 트랜지스터로 이루어지는 CAM 워드 회로.
제13항에 있어서, 상기 인버터가 CMOS 트랜지스터로 이루어지고,

상기 제1 내지 제4 스위치가 NMOS 트랜지스터로 이루어지며,

상기 제5 스위치가 PMOS 트랜지스터로 이루어지는 CAM 워드 회로.
제10항에 있어서, 상기 워드 매치 라인 상에 설치되며, 상기 워드 매치 라인 상의 신호를 검출하여 증폭하기 위한 센스 앰프 회로를 더 포함하는 CAM 워드 회로.