KR100205555B1 - 반도체 기억 장치 - Google Patents

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KR100205555B1
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사와무라 시코
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Abstract

본 발명은, 다이나믹 RAM(랜덤, 억세스 메모리)및 스태틱 RAM 등의 반도체 기억장치, 특히 메모리 셀 어레이부의 전원전압 공급제어 방식에 관한 것이다.
제1의 발명은, 복수의 비트선 및 워드선의 교차개소에 각각 배치되고 전원전압 보다도 저레벨인 내부 전원전압으로 동작하는 복수의 메모리 셀과, 공통 노드상의 전압에 의하여 활성화된 상기 비트선상의 전압을 검지하고, 증폭하는 복수의 감지 증폭기와, 제어신호로 활성화되어 상기 내부 전원전압과 동일한 레벨의 기준전압과 상기 공통노드상의 전압과를 비교하고, 증폭하는 비교증폭수단과, 상기 비교증폭수단의 출력으로 피드백 제어되고 상기 공통노드에 구동전압을 공급하는 전원공급 수단을 갖춘 반도체 기억장치에 있어서, 상기 제어신호를 래치하여 상기 비교증폭수단 및 전원 공급수단을 활성화시켜, 그리고 상기 비교증폭수단의 출력에 의거하여 래치 동작을 해제하여 상기 비교 증폭수단을 비활성화하는 기능을 갖고, 상기 제어신호에 의거하여 활성화되고, 상기 공통노드에 구동전압을 공급하는 전원 공급 보조수단을 설치하며, 상기 공통노드상의 전압을 입력하고, 상기 비트선의 전압레벨을 검출하여 그 검출결과를 상기 비교증폭수단을 부여하는 모니터 수단을 설치한 것이다.

Description

반도체 기억장치
제1도는 본 발명의 제1의 실시예를 나타내는 반도체 기억장치의 요부의 회로도.
제2도는 종래의 반도체 기억장치의 요부의 회로도.
제3도는 제2도의 동작 파형도.
제4도는 제1도 중의 원쇼트 펄스 발생 회로의 회로도.
제5도는 제1도의 동작 파형도.
제6도는 본 발명의 제2의 실시예를 나타내는 반도체 기억 장치의 요부의 회로도.
제7도는 제6도의 동작 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 어레이부 20 : 메모리 셀부
30 : 트란스퍼 게이트부 40 : 감지 증폭기
41 : P 채널형 감지 증폭기 42 : N 채널형 감지 증폭기
50 : 열 디코더부 100,100A : 전원전압 공급 제어부
110 : 전류 미러형 증폭기(비교증폭수단)
120 : 래치 회로(래치 수단) 132 : PMOS(전원 공급수단)
133 : PMOS(전원 공급 보조수단) 134 : NMOS(전원 공급수단)
150 : 모니터 회로(모니터 수단) 152 : 비트선 용량
BL,: 비트선쌍
NS,PS : 감지 증폭기 구동용 공통노드
PAS : 제어신호 SA,: 감지 증폭기 노드쌍
VCC : 전원전압 VD : 내부 전원전압
VR : 기준 전압 VSS : 접지 전위
본 발명은, 다이나믹 RAM(랜덤, 억세스 메모리)및 스태틱 RAM 등의 반도체 기억장치, 특히 메모리 셀 어레이부의 전원전압 공급제어 방식에 관한 것이다.
종래, 이와 같은 분야의 기술로서는, 예를 들면 신학기보, 89 [67](1989-6-2)전자 정보 통신학회, 고이께등 『셀프테스트 기능을 탑재한 55 ns 16Mb DRAM』p. 79-80에 기재되는 것이 있었다.
이 문헌에 기재되어 있는 바와 같이, 반도체 기억장치로서, 예를 들면 대용량의 다이나믹 RAM에서는, 메모리 셀 사이즈가 극히 작기 때문에, 셀 어레이를 구성하는 래치지스터의 내압이 저하한다. 따라서 그 신뢰성을 보증하기 위한 전원전압 VCC(예를 들면, 5V)를 낮출 필요가 생긴다. 그래서, 예를 들면 전원전압 공급제어부로, 전원전압 VCC에서 내부 전원전압 VD(예를 들면, 3.3V)로 전압을 낮추고, 그 내부 전원전압 VD에 의하여 메모리 셀 어레이부를 구동하도록 하고 있다. 이와 같이 다이나믹 RAM의 한 구성예를 제2도에 나타낸다.
제2도는, 종래의 반도체 기억장치를 나타내는 요부의 회로도이다.
이 반도체 기억장치는, 다이나믹 RAM을 나타내는 것이고, 메모리 셀 어레이부(10)와, 그 메모리 셀 어레이부(10)에 구동전압을 공급하는 전원전압 공급 제어부(60)를 갖추고 있다.
메모리 셀 어레이부(10)는, 데이터 격납용의 메모리 셀부(20)와, 이 메모리 셀부(20)의 데이터를 전송하는 트랜스퍼 게이트부(30)와, 메모리 셀부(20)에서 판독되는 미소전압을 감지 증폭하는 감지 증폭기부(40)와, 이 감지 증폭기부(40)의 출력을 선택하는 열 디코더부(50)로 구성되어 있다.
메모리 셀부(20)에서는, 복수쌍의 비트선 쌍 BL,과 복수의 워드선 WLi,WLi+1과의 교차개소에, 복수의 메모리 셀 21i,21i+1이 각각 메트릭스상으로 배치되어 있다. 메모리 셀 21i,21i+1 ,은, 예를 들면 게이트 길이가 짧은 MOS 트랜지스터 등으로 구성되어 있으므로, 전원전압 VCC(예를 들면, 5V)보다도 낮은 레벨의 내부 전원전압 VD(예를 들면, 3.3V)로 동작하도록 되어 있다.
트랜스퍼 게이트부(30)는, 제어신호 TG에 의거하여, 비트선쌍 BL,와 감지 증폭기 노드쌍 SA,와의 사이에 통전상태를 제어하는 복수의 N채널형 MOS트랜지스터(이하, NMOS라 함)쌍(31,30)으로 구성되어 있다. 예를 들면, NMOS(31,32)의 각 드레인은, 비트선 BL,에, 각 소오스가 감지 증폭기 노드 SA,에 각각 접속되고, 그 각 게이트가 제어 신호 TG에 공통 접속되어 있다.
감지 증폭기부(40)는, 각 비트선쌍 BL,에 접속된 복수의 P 채널형 감지 증폭기(42)로 구성되어 있다.
예를 들면, P 채널형 감지 증폭기(41)는, 2개의 P 채널형 MOS 트랜지스터(이하, PMOS라 함)(41a)및 (41b)로 구성되어 있다. PMOS(41a)는, 드레인(또는 소오스)이 감지 증폭기 노드 SA에, 소오스(또는 드레인)가 감지 증폭기 구동용의 공통노드 PS에, 게이트가 감지 증폭기 노드에 각각 접속되어 있다. PMOS(41b)는 드레인(또는 소오스)이 감지 증폭기 노드에, 소오스(또는 드레인)가 공통노드 PS에, 게이트가 감지 증폭기 노드 SA에 각각 접속되어 있다.
N 채널형 감지 증폭기(42)는, 2개의 NMOS(42a,42b)로 구성되어 있다. NMOS(42a)는 드레인(또는 소오스)이 감지 증폭기 노드 SA에, 소오스(또는 드레인)가 감지 증폭기 구동용의 공통 노드 NS에, 게이트가 감지 증폭기 노드에 각각 접속되어 있다. NMOS(42b)는 드레인(또는 소오스)이 감지 증폭기 노드에 소오스(또는 드레인)가 공통노드 NS에, 게이트가 감지 증폭기 노드 SA에 각각 접속되어 있다.
열 디코더 부(50)는, 센스 증폭기 노드쌍 SA,와 데이터선쌍 DB,의 개폐를 행하는 복수쌍의 NMOS(51,52)를 갖고, 그들의 게이트가 열 디코더 출력신호 CL로 제어되는 구성이 되어 있다.
또, 전원전압 공급제어부(60)는, 비교증폭수단인 전류 미러형 증폭기(70)와, 전원공급수단인 PMOS(80)및 NMOS(81)로 구성되어 있다.
전류 미러형 증폭기(70)는, 제어신호 PAS에 의하여 활성화되고, 내부 전원전압 VD와 동일레벨의 기준전압 VR과, P채널형 감지 증폭기 구동용 공통노드 PS상의 전압을, 비교, 증폭하는 것이고 2개의 PMOS(71,72) 및 3개의 NMOS(73,74,75)로 구성되어 있다. 전원공급수단인 PMOS(80)는, 그 드레인, 소오스가 전원전압 VCC와 공통노드 PS와에 각각 접속되고, 그 게이트가 증폭기(70)의 출력측에 접속되어 있다. NMOS(81)는, 그 드레인, 소오스가 접지전압 VSS와 N 채널형 감지 증폭기 구동용의 공통노드 NS에 각각 접속되고, 그 게이트가 제어신호 PAS에 접속되어 있다.
제3도는 제2도의 동작파형도이고, 이 도를 참조하면서 제2도의 동작을 설명한다.
예를 들면, 제2도의 메모리 셀(21i)이 선택된 경우의 판독 동작을 이하에 설명한다.
우선 시각 t0에서 워드선 메모리 WLi를 "H" 레벨에 올리고, 메모리 셀(21i)에서 비트선 BL에 데이터를 판독한다. 그 결과, 비트선 BL 및 감지 증폭기 노드 SA의 전위는, 프리차지 레벨(free charge level)(예를 들면 1/2, VD)에서 판독하고, 신호분만큼 변화한다.
시간 t1에 있어서, 제어신호 PAS를 "H" 레벨(=VCC)에 올리면, NMOS(81)가 온 상태가 되고, N채널형 감지 증폭기 구동용의 공통노드 NS가 "L"레벨(=VSS)로 내려간다. 동시에, NMOS(75)가 온하여 증폭기(70)가 활성화(동작)하고, 그 증폭기(70)의 "L"레벨 출력으로 PMOS(80)가 온하고, P채널형 감지 증폭기 구동용의 공통노드 PS가 "H" 레벨(=VD)로 인상된다. 이에 따라, P채널형 감지 증폭기(41)및 N채널형 감지 증폭기(42)의 감지증폭 동작으로, 감지 증폭기 노드쌍 SA,와 비트선쌍 BL,의 충방전이 개시된다.
시간 t2에 있어서, 공통노드 PS가 VD 레벨에 달하면, 증폭기(70)의 출력이 "H" 레벨이 되어서 PMOS(80)가 오프하고, P채널형 감지 증폭기(41)에의 전원전압 VCC에서의 전하공급이 정지된다.
감지 증폭기 노드쌍 SA,에 비해서 비트선쌍 BL,의 기생용량(寄生容量)(=RC치)이 크다. 그 때문에, 비트선쌍 BL,의 한쪽의 "H"측의 비트선(예를 들면,)의 레벨상승에 따라서, 감지 증폭기 노드쌍 SA,의 한쪽의 "H"측의 감지 증폭기 노드(예를 들면,), 및 공통노드의 PS의 레벨이 저하하고, PMOSS(80)가 다시 온상태가 된다. 이와 같이 PMOS(80)는, 온, 오프 동작을 수회 반복하고, "H" 측의 비트선이 VD레벨을 달할 시각 t4까지 단속적으로 P채널형 감지 증폭기(41)로의 전하 공급을 실시한다.
감지 증폭기 노드쌍, SA,사이가 큰 전위차가 된 후, 시각 t3에 있어서, 열 디코더 출력신호 CL을 올리고, NMOS(51,52)를 온 상태로 하여 데이터선쌍 DB,로 판독데이터를 전송한다. 다시, 메모리 셀(21i)로의 재기입에 대비하고, 제어신호 TG의 레벨을 VD+Vt+α(단, Vt; NMOS 의 역치)까지 상승시킨다. 그러면, 시각 t4에서, 비트선 BL,의 전위가 각각 감지 증폭기 노드 SA,SA와 동등해진다. 그후, 워드선 WLi를 "L"레벨로 낮추고 재기입을 완료한다.
그런, 상기 구성의 장치에서는, 다음과 같은 과제가 있었다.
(ⅰ)종래의 장치에서는, 시각 t1에서 제어신호 PAS를 "H"레벨로 하고 전류 미러형 증폭기(70)를 활성화하면, 이 증폭기(70)가 시각 t1 이후 활성화를 계속한다. 그 때문에, 증폭기(70)에서, 장시간에 걸쳐서 전원전류를 소비하기 때문에, 전력소비량이 커진다고 하는 문제가 있었다.
(ⅱ)PMOS(80)는 시각 t2 내지 t4 까지 온, 오프 동작을 반복하고, 단속적으로 전원전압 VCC에서 P 채널형 감지 증폭기(41)로 전하를 공급하기 때문에, 비트선 BL또는의 충전을 완료하기 까지, 시간이 걸린다고 하는 문제가 있었다. 따라서, 기술적으로 충분히 만족될 수 있는 것을 얻을 수 없었다.
본 발명은 상기 종래기술이 가지고 있던 과제로서, 전류 미러형 증폭기에서의 전력 소비량이 많아지는 점, 및 비트선의 충전완료시간이 길어진다고 하는 점에 대해서 해결된 반도체 기억장치를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명은, 제1전원전압을 제공하는 제1전원, 상기 제1전원전압보다 낮은 제2전원전압을 제공하는 제2전원, 복수의 비트선과 복수의 워드선의 교차점에 위치되고 상기 제2전원전압으로부터 전압이 가해지는 복수의 메모리 셀, 구동공통노드상의 전압에 의해 활성화되고 비트선중 대응하는 비트선상의 전압을 감지하여 증폭하는 복수의 감지 증폭기, 제어신호에 의해 활성화되고 구동공통노드상의 전압을 상기 제2전원전압과 같은 전위레벨인 전위레벨을 갖는 기준전압과 비교하며, 공통노드상의 전압이 상기 기준전압보다 높지 않은 때 제1상태에 있고 공통노드상의 전압이 상기 기준전압을 초과할 때 제2상태에 있는 출력을 갖는 비교수단, 상기 제어신호가 액티브일 때 구동전압을 상기 공통노드에 공급하는 제1전원 공급수단과, 제1상태와 제2상태를 선택적으로 가지며, 상기 제어신호와 상기 비교수단의 출력을 수신하는 래치수단으로서, 상기 제어신호가 액티브일 때 제1상태로부터 제2상태로 전환되어 상기 비교수단과 상기 제1전원 공급수단을 활성화시키고, 상기 비교수단의 출력이 제1상태로부터 제2상태로 전환되는 때 제2상태로부터 제1상태로 전환되며, 상기 래치수단이 상기 제1상태로 전환되는 때 상기 비교수단을 비활성화시키도록 접속되는 래치수단을 구비하는 것을 특징으로 하는 반도체 기억장치를 제공한다.
또한, 본 발명은 접지전위에 유지되는 제1접지노드, 제1전위에 유지되는 제1전압노드, 상기 접지전위와 상기 제1전위 사이에서 제2전위에 유지되는 제2전압노드, 데이터를 안에 저장하는 복수의 메모리 셀에 연결된 제1 및 제2비트선, 상기 메모리 셀의 하나에 각각 연결된 복수의 위드선으로서, 상기 워드선중 하나는 액티브 동작 사이클에 선택되어 상기 선택된 워드선에 연결된 메모리 셀에 저장된 데이터에 기인하여 상기 제1 및 제2비트선간에 제1전위차를 야기하는 복수의 워드선, 상기 제1전위차에 실질적으로 대응하는 제2전위차가 액티브 동작 사이클의 주어진 시점에 나타나는 제1 및 제2감지노드를 갖는 감지 증폭기로서, 제3전압노드와 제2접지노드를 갖고, 상기 제1 및 제2감지노드 사이의 상기 제2전위차를 증폭하는 감지 증폭기, 상기 제1접지노드와 상기 제2접지노드를 접속하는 제1스위치, 상기 제3전압노드와 상기 제1전압노드를 접속하는 제2스위치, 상기 제3전압노드와 상기 제2전압노드를 접속하는 제3스위치, 상기 제1, 제2 및 제3스위치를 제어하여 상기 제1스위치를 액티브 동작 사이클의 주어진 시간 후에 온상태로 전환하고, 상기 제2스위치를 액티브 동작 사이클의 주어진 시간 후 시간 주기동안 온상태로 전환하며, 상기 제3스위치를 액티브 동작 사이클의 주어진 시간 후에 온상태로 전환하고, 그에 의해 상기 감지 증폭기는 액티브 동작 사이클의 주어진 시간 후에 상기 제1과 제2감지노드간의 제2전위차를 신속하게 상기 제1접지노드와 상기 제2전압노드간의 제3전위차까지 증폭하는 제어회로를 구비하는 것을 특징으로 하는 반도체 기억장치를 제공한다.
또한, 본 발명은 접지전위에 유지되는 제1접지노드, 제1전위에 유지되는 제1전압노드, 상기 접지전위와 상기 제1전위 사이에서 제2전위에 유지되는 제2전압노드, 데이터를 안에 저장하는 복수의 메모리 셀에 연결된 제1 및 제2비트선, 상기 메모리 셀의 하나에 각각 연결된 복수의 워드선으로서, 상기 워드선중 하나는 액티브 동작 사이클에 선택되어 상기 선택된 워드선에 연결된 메모리 셀에 저장된 데이터에 기인하여 상기 제1 및 제2비트선간에 제1전위차를 야기하는 복수의 워드선, 상기 제1전위차에 실질적으로 대응하는 제2전위차가 액티브 동작 사이클의 주어진 시점에 나타나는 제1 및 제2감지노드를 갖는 감지 증폭기로서, 제3전압노드와 제2접지노드를 갖고, 상기 제1 및 제2감지노드 사이의 상기 제2전위차를 증폭하는 감지 증폭기, 상기 제1접지노드와 상기 제2접지노드 사이에 접속된 제1스위치, 상기 제3전압노드와 상기 제1전압노드 사이에 접속된 제2스위치, 상기 제1 및 제2스위치를 제어하여 상기 제1스위치를 액티브 동작 사이클의 주어진 시간 후에 온상태로 전환하고, 상기 제2스위치를 액티브 동작 사이클의 주어진 시간 후 시간주기에 온상태로 전환하는 제어회로로서, 상기 제2전압노드에 접속된 기준노드와 검출노드를 가져 상기 검출노드가 상기 제2전위로 변하는 때를 검출기를 갖는 제어회로, 상기 제1비트선과 상기 제1감지노드를 접속하는 제1게이트 전극을 갖는 제1NMOS 트랜지스터, 상기 제2비트선과 상기 제2감지노드를 접속하는 제2게이트 전극, 상기 검출노드에 연결과 비트선 캐패시턴스, 상기 제3전압노드와 상기 검출노드를 접속하는 제3게이트 전극을 갖는 제3NMOS, 상기 제1, 제2 및 제3게이트 전극에 공통 접속된 게이트 제어선, 상기 감지 증폭기가 액티브 동작 사이클의 주어진 시간 후 상기 제1접지노드와 상기 제1전압노드 사이의 제3전위차에 의거하여 상기 제2전위차를 충분히 증폭할 때까지 상기 게이트 제어선을 상기 제2전위에 유지하며, 그후 상기 게이트 제어선을 상기 제2전위보다 충분히 더 높은 제3전위로 상승시키는 수단을 구비하고, 상기 제어회로는 상기 검출기가 상기 제2전위로 변하는 검출노드를 검출할 때 상기 제2스위치를 오프상태로 전환하여 상기 시간주기의 종료를 정의하는 것을 특징으로 하는 반도체 기억장치를 제공한다.
본 발명에 의하면, 이상과 같이 반도체 기억장치를 구성하였으므로, 제어신호가 예를 들면 "H"레벨이 되면, 그 "H"레벨을 래치수단이 래치하고, 그 래치수단의 출력에 의하여 비교증폭수단 및 전원공급수단을 활성화(동작)시킨다. 그러면, 전원공급수단에 의하여 전원에서 공통노드로 구동전압이 공급되어 감지 증폭기가 활성화하고, 그 감지 증폭기에 의하여 비트선상의 미소전위가 검지되어 증폭된다. 공통노드상의 전위가 예를 들면 내부 전원전압까지 상승하면, 그 전위가 비교증폭수단에 의하여 기준전압과 비교되어 그 비교결과에 의거하여 래치 수단의 래치 동작이 해제된다. 래치동작이 해제되면, 래치수단의 출력으로 비교증폭수단이 비활성화, 즉 동작이 정지한다.
이에 따라, 비교증폭수단의 활성기간이 단축되고, 저소비전력화를 도모할 수 있다.
본 발명에서는, 제어신호가 예를 들면 "H"레벨이 되면, 전원공급 보조수단이 활성화되고, 공통노드에 구동전압을 공급한다. 이에 따라, 공통노드를 통해서 감지 증폭기로 연속적으로 구동전압이 공급되고, 비트선의 예를 들면 충전을 완료하기 까지의 시간이 짧아지고 고속동작이 가능해진다.
본 발명에서는, 전원공급 수단에 의하여 공통노드에 구동전압이 공급되면, 그 공통노드상의 전위가 모니터 수단으로 입력된다. 모니터 수단에서는, 공통노드상의 전압에 의거하여, 비트선의 전압 레벨을 모니터하고, 그 모니터 결과를 비교증폭수단으로 부여한다. 이 모니터 결과는, 비트선의 전압레벨을 추종하기 때문에, 공통노드의 예를 들면 전압상승 보다도 시간적으로 지연된다. 그 지연된 모니터 결과가, 비교증폭수단에 의하여 기준전압과 비교됨으로써, 그 비교증폭수단의 출력에 의한 래치 해제동작이 시간적으로 지연되고, 그 결과, 전원공급수단이 공통노드를 예를 들면 내부 전원전압 이상으로 상승시킨다. 그 때문에, 감지 증폭기에 의하여, 비트선의 충방전이 고속으로 실행된다.
따라서, 상기 과제를 해결할 수 있는 것이다.
[실시예]
제1도는, 본 발명의 실시예를 나타내는 반도체 기억장치의 요부의 회로도이고, 종래의 제2도중의 요소와 공통의 요소에는 공통의 부호가 사용되고 있다.
이 반도체 기억장치는, 다이나믹 RAM을 나타내는 것이고, 종래와 동일한 메모리 셀 어레이브(10)와, 종래와 회로구성이 상이한 전원전압 공급제어부(100)를 갖추고 있다.
전원전압 공급제어부(100)는, 메모리 셀 어레이브(10)에 구동전압을 공급하는 것이고, 비교증폭수단인 전류 미러형 증폭기(110)와, 래치수단인 래치회로(120)와, 신호 반전용인 인버터(130,131)와, 전원 공급수단인 PMOS(132)및 NMOS(134)와, 전원공급 보조수단인 PMOS(133)로 구성되어 있다.
전류 미러형 증폭기(110)는, 기준전압 VR(=내부 전원전압 VDVCC)와 P채널형 감지 증폭기 구동용의 공통노드 PS의 전압을 비교, 증폭하는 회로이고, PMOS(111,112)및 NMOS(113,114,115)로 구성되어 있다.
PMOS(111,112)의 각 드레인 전원전압 VCC에 접속되고, 그 각 게이트가 공통접속되어 PMOS(112)의 소오스측 노드 N1에 접속되어 있다.
PMOS(112)의 소오스측 노드 N1은, NMOS(113)을 통해서 노드 N3에 접속되고, 그 NMOS(113)의 게이트가 공통노드 PS에 접속되어 있다.
PMOS(113)의 소오스측 노드 N2는 NMOS(114)를 통해서 노드 N3에 접속되고, 그 NMOS(114)의 게이트가, 기준전압 VR에 접속되어 있다. 노드 N3은, NMOS(115)를 통해서 접지전위 VSS에 접속되어 있다. 노드 N2는, 래치회로(120)에 접속되어 있다.
래치회로(120)는, 제어신호 PAS의 예를 들면 "H" 레벨을 래치하여 전류 미러향 증폭기(110)및 PMOS(132)를 활성화시키는 동시에, 증폭기(110)의 출력에 의거하여 래치 동작을 해제하고 그 증폭기(110)및 PMOS(132)를 비활성화하는 회로이다.
이 래치회로(120)는, 원쇼트 펄스 발생회로(121, 122)와 낸드게이트(이하, NAND게이트라 함)(124,125)로 구성되어 있다. 제어신호 PAS는 원쇼트 펄스발생회로(121)을 통해서 노드 N4에 접속되는 동시에, 증폭기(110)의 노드 N2가 원쇼트 펄스 발생회로(122)를 통해서 노드 N8에 접속되고, 그 노드 N8가 인버터(123)의 입력측에 접속되어 있다. 노드 N4와, 제어신호 PAS 및 인버터(123)의 출력측과에는, NAND게이트(124, 125)가 노드 N5, N6을 통해서 걸어 접속되어 있다.
노드 N6는 인버터(130)및 노드 N7을 통해서 PMOS(132)의 게이트에 접속되고, 그 PMOS(132)의 드레인이 전원전압 VCC에, 그 소오스가 P채널형 감지 증폭기 구동용의 공통노드 PS에 각각 접속되어 있다.
제어신호 PAS는 인버터(131)를 통해서 PMOS(133)의 게이트에 접속되고, 그 PMOS(133)의 드레인이 내부 전원전압 VD에, 그 소오스가 공통노드 PS에 각각 접속되어 있다. 또, 제어 신호 PAS는 NMOS(134)의 게이트에 접속되고, 그 NMOS(134)의 드레인이 접지전위 VSS에, 그 소오스가 N 채널형 감지 증폭기 구동용의 공통노드 NS에 각각 접속되어 있다.
제4도는, 제1도중의 원쇼트 펄스 발생회로(121,122)의 구성예를 나타내는 회로도이다.
이 원쇼트 펄스 발생회로(121,122)는, 입력신호의 상승에지시에, 번전된 1 펄스를 발생하는 회로이며, 계속 접속된 인버터(140 내지 142)와 그 인버터(140 내지 142)의 각 출력측과 접지전위 VSS의 사이에 접속된 캐퍼시터(143 내지 145)와, 입력 신호와 인버터(142)의 출력신호와의 부정이론적(否定理論績)을 위하는 NAND게이트(146)과로 구성되어 있다.
제5도는 제1도의 동작파형도이며, 이 도를 참조하면서 제1도의 동작을 설명한다.
예를 들면, 제1도의 메모리 셀(21i)이 선택된 경우의 판독 동작을 이하에 설명한다.
시각 t0에 있어서, 워드선 WLi를"H"레벨로 올리고, 메모리 셀(21i)에서 비트선 BL로 데이터를 판독한다. 그 결과, 비트선 BL 및 감지 증폭기 노드 SA의 전위는, 프리차지 레벨(예를 들면 1/2VD)에서 판독하고 신호분만큼 변화한다.
시각 t1에 있어서, 제어신호 PAS를 "H"레벨(=VCC)로 하면, NMOS(134)가 온상태가 되는 동시에, 인버터(131)을 통해서 PMOS(133)가 온상태가 된다. 또한, 제어 신호 PAS의 상승에 의하여 원쇼트펄스 발생회로(121)에서, 반전환 1 쇼트가 노드 N4로 출력된다. 이 노드 N4의 하강에 의하여, NAND 게이트(124,125)를 통해서 그 NAND 게이트(125)의 출력측 노드 N5가 하강하고, 이에 따라 NAND 게이트(124)의 출력측 노드 N6가 상승한다. 노드 N6의 상승에 의하여, 인버터(130)및 노드 N7을 통해서 PMOS(132)가 온하는 동시에, NMOS(155)가 온하여 증폭기(110)이 활성화된다.
NMOS(134)가 온함으로서, N 채널형 감지 증폭기 구동용의 공통 노드 NS가 접지 전위 VSS 레벨로 인하된다. 또한 PMOS(132)가 온함으로서, P채널형 감지 증폭기 구동용의 공통노드 PS가, 내부 전원전압 VD레벨로 향해서 인상된다. 그러면, P 채널형 감지 증폭기(41)및 N 채널형 감지 증폭기(42)가 활성화하고, 그 감지 증폭기(41,42)의 감지 증폭 동작으로, 감지 증폭기 노드 SA,와 비트선 BL,은, 각각 "H"측의 감지 증폭기 노드(예를 들면,)및 비트선(예를 들면,)이 충전되고, "L" 측의 감지 증폭기 노드(예를 들면, SA)및 비트선(예를 들면, BL)이 방전한다.
시각 t2에 있어서, P채널형 감지 증폭기 구동용의 공동노드 PS가 VD 레벨에 달하면, 증폭기(110)의 출력측 노드 N2가 전원전압 VCC 레벨이 된다. 즉, 증폭기(110)에서는, 공통노드 PS가 VD 레벨에 달하면, 노드 N1이 VCC 레벨에서 VSS레벨로 내려가고, 그 결과 출력측 노드 N2가 VCC 레벨로 복귀한다. 그러면, 래치회로(120)내의 원쇼트 펄스발생회로(122)의 출력측 노드 N8이, 반전된 1 쇼트 펄스를 발생하고, 그 1 쇼트 펄스가 인버터(123)를 통해서 NAND 게이트(125)에 입력하고, 그 결과 NAND 게이트(124)의 출력측 노드 N6이 "H"레벨에서 "L"레벨로 하강하며, 래치 동작이 해제된다.
노드 N6가 하강하면, 인버터(130)를 통해서 PMOS(132)가 오프하여 전원전압 VCC에서의 P 채널형 감지 증폭기(41)에의 전하 공급이 정지하는 동시에 NMOS(115)가 오프하여 증폭기(110)가 비활성화한다. 이 이후, P채널형 감지 증폭기(41)에의 전하 공급은, 내부 전원전압 VD에서 PMOS(133)를 통해서 행하여지는 것 만이 된다. 감지 증폭기 노드 쌍 SA,사이에 충분한 전위차가 생긴 후, 시각 t3에 있어서, 열 디코더 출력신호 CL을 "H" 레벨로 올리고, NMOS(51, 52)를 온하여 데이터선쌍 DB,로 데이터를 전송한다. 다시, 메모리 셀(21i)로의 재기입에 대비하여, 제어신호 TG를 VD 레벨로 부터 VD+Vt+α 레벨(단, Vt; NMOS의 역치)로 상승시키고, 비트선 BL,의 전위를 각각 감지 증폭기 노드 SA,의 전위와 동등하게 한다. 그후, 워드선 WLi를 "L"레벨로 낮추고, 재기입을 완료한다.
이 제1의 실시예에서는, 다음과 같은 이점을 가지고 있다.
(a)래치회로(120)를 설치했기 때문에, 제어신호 PAS의 상승에 의하여 래치회로(120)의 출력측노드 N6이 "H"레벨이 되고, PMOS(132)가 온하여 P 채널형 감지 증폭기(41)로 전하 공급이 실시됨과 동시에, 증폭기(110)가 활성화한다. 공통노드 PS가 VD 레벨까지 상승하면, 증폭기(110)의 출력측 노드 N2가 VCC 레벨이 되고, 래치회로(120)의 출력측 노드 N6가 "L"레벨이 되어, 증폭기(110)가 비활성화한다. 그 때문에, 증폭기(110)의 활성기간이 필요최소한 짧아지고, 그 증폭기(110)에 의한 소비전류의 감소에 의하여, 저소비전력화가 가능하게 된다.
(b)전원공급 보조수단으로서 PMOS(133)을 설치했음으로, 제어신호 PAS의 "H" 레벨 기간중, PMOS(133)가 온하고, 내부 전원전압 VD에서 P 채널형 감지 증폭기(41)로 전하 공급이 실시된다. 그 때문에, PMOS(132)의 오프상태후도, PMOS(133)이 연속적으로 P 채널형 감지 증폭기(41)로 전하를 계속 공급함으로, 비트선 BL 또는의 충전시간이 단축되고, 동작속도의 고속화가 도모된다.
제6도는, 본 발명의 제2의 실시예를 나타내는 반도체 기억장치의 요부의 회로도이고, 제1도중의 요소와 공통의 요소에는 공통의 부호가 사용되고 있다.
이 반도체 기억장치의 전원전압 공급 제어부(100A)에서는, 제1도에 있어서의 전원공급 보조수단인 PMOS(133)에 대신하여, 모니터 수단인 모니터 회로(150)가 설치되어 있다. 기타의 구성은, 제1도와 동일하다.
이 모니터 회로(150)는, P 채널형 센스 앰프 구동용 공통노드 PS와, 전극미러형 증폭기(110)의 입력측 노드 N9의 사이에 설치되어 있고, 비트선 BL,의 "H"측의 전압레벨을 모니터하여 그 모니터 결과를 입력측 노드 N9에 부여하는 기능을 가지고 있다.
모니터 회로(150)는, 트랜스퍼 게이트부(30)의 NMOS(31,32)와 동일특성의 NMOS(151)와, MOS 캐퍼시터 등으로 구성된 비트선 용량(152)을 갖추고 있다. NMOS(151)의 트레인, 소오스가 공통노드 PS와 증폭기(110)의 입력측 노드 N9에 접속되고, 그 NMOS(151)의 게이트가 제어신호 TG에 접속되어 있다. 입력측 노드 N9 은, 비트선 용량(152)을 통해서 접지 전위 VSS에 접속되어 있다.
제7도는 제6도의 동작 파형도이며, 이 도를 참조하면서 제6도의 동작을 설명한다.
예를 들면, 제1도의 동작과 동시에, 메모리 셀(21i)이 선택된 경우의 판독동작을 설명한다.
시각 t0에 있어서, 워드선 WLi를 "H" 레벨로 하면, 제5도의 동작파형과 동일하게, 비트선 BL 및 감지 증폭기 노드 SA의 전위가, 프리차지 레벨(예를 들면 1/2VD)에서 판독하고 신호분 만큼 변화한다.
시각 t1에 있어서, 제어신호 PAS를 "H" 레벨(=VCC)로 올리면, NMOS(134)가 온하여 N 채널형 감지 증폭기 구동용의 공통 노드 NS가 VSS 레벨로 내려간다. 동시에, 제5도와 동일하게 래치회로(120)의 출력측 노드 N6의 "H" 레벨에의 상승으로 PMOS(132)가 온하는 동시에, NMOS(155)가 온하여 증폭기(110)이 활성화한다. PMOS(132)가 온하면, 전원전압 VCC 에 의하여 P 채널형 감지 증폭기 구동용의 공통노드 PS가 VD 레벨로 인상된다.
그리고, 감지 증폭기(41,42)의 감지증폭작용으로, 감지 증폭기 노드 SA,와 비트선 BL,의 각각 "H" 측의 감지 증폭기 노드(예를 들면,)및 비트선(예를 들면,)이 충전되고, "L" 측의 감지 증폭기 노드(예를 들면, SA)및 비트선(예를 들면, BL)이 방전한다.
여기에서, PMOS(132)가 오프상태가 되지 않으면, 공통노드 PS는 VD 레벨을 넘어서 VCC 레벨로 향해서 상승한다. 공통노드 PS 가 VD 레벨을 넘어도, 모니터 회로(150)의 동작으로, 증폭기(110)의 입력측 노드 N9의 레벨이 "H" 측의 비트선(예를 들면,)과 동일 레벨이 됨으로 증폭기(110)의 출력측 노드 N2가 VCC 레벨 보다도 낮아진다. 그 때문에, 래치 회로(120)는 래치 동작을 계속하고, 그 출력측 노드 N6가 "H" 레벨로 유지됨으로, PMOS(132)가 온상태인 채로가 되고, P 채널형 감지 증폭기(41)에의 전하의 공급이 계속 연속되어 실시된다. 이에 의하여 감지 증폭기 노드 SA,및 비트선 BL,의 충방전이 고속으로 실시하게 된다.
감지 증폭기 노드쌍 SA,사이에 충분한 전위차가 생긴 후, 시각 t2에 있어서, 디코더 출력신호 CL를 상승시키고, 데이터선쌍 DB,로 데이터를 전송한다. 제1도와 동일하게, 메모리 셀(21i)에의 재기입에 대비하여, 제어 신호 TG를 VD+Vt+α 레벨로 상승시킨다.
그 결과, "H" 측의 비트선(예를 들면,)의 레벨이 다시 상승하지만, 공통 노드 PS 및 "H" 측의 감지 증폭기 노드(예를 들면,)는, VD 레벨을 넘어서 충전되어 있었기 때문에, "H" 측의 비트선이 급속히 상승하고, 시각 t3 에 있어서 VD레벨에 달한다. 동일하게, 증폭기(110)의 입력측 노드 N9도 VD 레벨에 달하고, 이 시점에서, 증폭기(110)의 출력측 노드 N2가 VCC 레벨로 되돌아가고, 래치회로(120)의 래치 동작이 해제되어 그 출력측 노드 N6이 "L" 레벨로 내려간다. 그러면, 인버터(130)및 노드 N7을 통해서 PMOS(132)가 오프하여 P 채널형 감지 증폭기(41)에의 전하 공급이 정지되는 동시에, NMOS(155)가 오프하여 증폭기(110)가 비활성화 상태가 된다.
이 제2의 실시예에서는, 다음과 같은 이점을 가지고 있다.
(a)모니터 회로(150)를 설치했음으로, 계속하여 온 상태가 되는 PMOS(132)를 통해서, "H" 측의 비트선(예를 들면,)이 VD 레벨에 달할 때까지, 제1의 실시예 보다도 높은 전압으로 P 채널형 감지 증폭기(41)에 전하를 계속 공급하기 때문에, 제1의 실시예 보다도 더욱 고속으로 비트선(예를 들면,)의 충전을 완료한다.
(b)비트선(예를 들면,)의 충전이 완료되는 동시에, 증폭기(110)의 출력에 의하여 래치회로(120)의 래치 동작이 해제되고, 그 래치회로(120)의 출력에 의하여 증폭기(110)를 비활성화 상태로 만들기 위하여, 그 증폭기(110)에서 소비되는 전류가 감소하고, 저소비 전력화가 가능하게 된다.
또, 본 발명은 도시한 실시예에 한정되지 않고 여러 가지 변형이 가능하다. 그 변형예로서는, 예를 들면 다음과 같은 것이 있다.
(ⅰ)전류 미러형 증폭기(110)는, 다른 트랜지스터 등을 사용하여, 도시한 이외의 회로구성의 비교증폭수단으로 구성해도 좋다.
(ⅱ)래치 회로(120)는, NOR 게이트 등의 다른 게이트 회로를 사용한 래치수단으로 구성해도 좋다.
(ⅲ)전원 공급수단인(132)및 NMOS(134), 또한, 전원공급 보조수단인 PMOS(133)는, 다른 트랜지스터 등으로 구성하는 것도 가능하다.
또한, 전원공급 보조수단인 모니터 회로(150)는, 다른 트랜지스터 등을 사용한 회로 구성으로 변형할 수도 있다.
(ⅳ)메모리 셀 어레이부(10)를 도시한 이외의 회로로 구성한다든가, 혹은 본 발명을 다이나믹 RAM 이외의 스태틱 RAM 등의 이외의 반도체 기억장치에 적용할 수도 있다.
이상 상세히 설명한 바와 같이, 본 발명에 의하면, 래치 수단을 설치했음으로, 그 래치 수단으로, 비트선의 충전이 완료하는 동시에 비교증폭수단을 비활성화하기 위하여, 그 비교증폭수단에서 소비되는 전류를 감소시키고, 이에 따라 저소비전력화가 가능하게 된다.
본 발명에서는, 전원 공급수단을 설치했으므로, 전원 공급수단이 오프상태가 된 때도, 전원공급 보조수단으로, 비트선의 전위가 소정레벨에 달할 때까지, 전원으로부터 감지 증폭기로 전하를 계속 공급하기 때문에, 고속으로 비트선의 충전이 완료하고, 이에 따라 고속 동작이 가능하여진다.
본 발명에서는, 모니터 수단을 설치했음으로, 비교증폭수단의 출력에 의한 래치 동작의 해제를 지연시키고, 래치 수단의 출력으로 전원 공급수단을 온 상태로 유지한다. 그 때문에, 비트선에 전위가 소정 레벨에 달할 때까지, 전원으로부터 감지 증폭기로 전하를 계속 공급하고, 고속으로 비트선의 충전을 완료시킨다. 따라서, 고속 동작이 가능해진다.

Claims (22)

  1. 제1전원전압을 제공하는 제1전원, 상기 제1전원전압보다 낮은 제2전원전압을 제공하는 제2전원, 복수의 비트선과 복수의 워드선의 교차점에 위치되고 상기 제2전원전압으로부터 전압이 가해지는 복수의 메모리셀, 구동공통노드상의 전압에 의해 활성화되고 비트선중 대응하는 비트선상의 전압을 감지하여 증폭하는 복수의 감지 증폭기, 제어신호에 의해 활성화되고 구동 공통노드상의 전압을 상기 제2전원전압과 같은 전위레벨인 전위레벨을 갖는 기준전압과 비교하며, 공통노드상의 전압이 상기 기준전압보다 높지 않은 때 제1상태에 있고 공통노드상의 전압이 상기 기준전압을 초과할 때 제2상태에 있는 출력을 갖는 비교수단, 상기 제어신호가 액티브일 때 구동전압을 상기 공통노드에 공급하는 제1전원 공급수단과, 제1상태와 제2상태를 선택적으로 가지며, 상기 제어신호와 상기 비교수단의 출력을 수신하는 래치수단으로서, 상기 제어신호가 액티브일 때 제1상태로부터 제2상태로 전환되어 상기 비교수단과 상기 제1전원 공급수단을 활성화시키고, 상기 비교수단의 출력이 제1상태로부터 제2상태로 전환되는 때 제2상태로부터 제1상태로 전환되며, 상기 래치수단이 상기 제1상태로 전환되는 때 상기 비교수단을 비활성화시키도록 접속되는 래치수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1전원에 의해 구동되는 데이터선을 또한 구비하고, 메모리 셀 밖으로 리드하기 위해 라이트되는 데이터는 상기 감지 증폭기와 상기 데이터선 사이에 전송되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1전원 공급수단에 의해 공급된 상기 구동전압은 상기 제1전원전압인 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 제1전원 공급수단은 상기 래치수단이 상기 제2상태에 있을 때 상기 공통노드로 상기 구동전압을 공급하고, 상기 래치수단이 제1상태에 있을 때 상기 구동전압을 상기 공통노드에 공급하지 않는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 상기 비교수단을 전류미러 증폭기인 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 상기 제어신호는 상기 데이터가 상기 메모리 셀로부터 상기 비트선으로 리드되는 시점에서 리드동안 하이레벨로 상승되는 것을 특징으로 하는 반도체 기억장치.
  7. 제1항에 있어서, 상기 제1전원 공급수단은 상기 공통노드를 상기 제1전원과 연결시키는 스위치를 구비하는 것을 특징으로 하는 반도체 기억장치.
  8. 제1항에 있어서, 상기 제어신호에 따라 상기 구동전압을 상기 공통노드에 공급하는 제2전원 공급수단을 또한 구비하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 제2전원 공급수단은 상기 제어신호가 액티브일 때 상기 구동전압을 상기 공통노드에 공급하는 것을 특징으로 하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 제2전원 공급장치에 의해 공급된 상기 구동전압은 상기 제2전원전압인 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, 상기 제2전원 공급수단은 상기 공통노드를 상기 제2전원과 연결하는 스위치를 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 공통노드상의 전압을 수신하고 상기 비트선상의 전압레벨을 검출하여 그 검출결과를 상기 비교수단에 인가하는 모니터수단을 또한 구비하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 모니터는 상기 공통노드를 상기 비교수단에 결합하고, 다른 제어신호에 의해 제어되는 스위치와, 상기 비교수단의 입력과 접지양단에 접속된 캐패시터를 구비하고, 상기 다른 제어신호는 상기 감지 증폭기의 비트선이 결합될 때 액티브이어서, 상기 공통노드상의 전위는 상기 캐패시터에 기인한 지연을 갖고 상기 비교수단의 입력에 전달되는 것을 특징으로 하는 반도체 기억장치.
  14. 제1항에 있어서, 상기 래치수단은 상기 제어신호를 수신하도록 접속된 제1입력단자, 상기 제어수단의 상기 출력신호를 수신하도록 접속된 제2입력단자, 상기 비교수단의 제어단자 및 상기 제1전원 공급수단의 제어단자에 접속된 출력단자를 갖는 것을 특징으로 하는 반도체 기억장치.
  15. 접지전위에 유지되는 제1접지노드, 제1전위에 유지되는 제1전압노드, 상기 접지전위와 상기 제1전위 사이에서 제2전위에 유지되는 제2전압노드, 데이터를 안에 저장하는 복수의 메모리 셀에 연결된 제1 및 제2비트선, 상기 메모리 셀의 하나에 각각 연결된 복수의 워드선으로서, 상기 워드선중 하나는 액티브 동작 사이클에 선택되어 상기 선택된 워드선에 연결된 메모리 셀에 저장된 데이터에 기인하여 상기 제1 및 제2비트선간에 제1전위차를 야기하는 복수의 워드선, 상기 제1전위차에 실질적으로 대응하는 제2전위차가 액티브 동작 사이클의 주어진 시점에 나타나는 제1 및 제2감지노드를 갖는 감지 증폭기로서, 제3전압노드와 제2접지노드를 갖고, 상기 제1 및 제2감지노드 사이의 상기 제2전위차를 증폭하는 감지 증폭기, 상기 제1접지노드와 상기 제2접지노드를 접속하는 제1스위치, 상기 제3전압노드와 상기 제1전압노드를 접속하는 제2스위치, 상기 제3전압노드와 상기 제2전압노드를 접속하는 제3스위치, 상기 제1, 제2 및 제3스위치를 제어하여 상기 제1스위치를 액티브 동작 사이클의 주어진 시간 후에 온상태로 전환하고, 상기 제2스위치를 액티브 동작 사이클의 주어진 시간 후 시간 주기동안 온상태로 전환하며, 상기 제3스위치를 액티브 동작 사이클의 주어진 시간 후에 온상태로 전환하고, 그에 의해 상기 감지 증폭기는 액티브 동작 사이클의 주어진 시간 후에 상기 제1과 제2감지노드간의 제2전위차를 신속하게 상기 제1접지노드와 상기 제2전압노드간의 제3전위차까지 증폭하는 제어회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 제어회로는 상기 제3전압노드가 상기 제2전위로 전환되는 때를 검출하는 검출기를 갖고, 상기 제어회로는 상기 검출기가 상기 제2전위로 변화하는 상기 제3전압노드를 검출할 때 상기 기간주기의 종료를 정의하기 위해 상기 제2스위츠를 오프상태로 전환하는 것을 특징으로 하는 반도체 기억장치.
  17. 제15항에 있어서, 상기 제1, 제2 및 제3스위치는 액티브 동작 사이클의 주어진 시간 후에 온상태로 실질적으로 동시적으로 전환되는 것을 특징으로 하는 반도체 기억장치.
  18. 제17항에 있어서, 상기 제1, 제2 및 제3스위치는 각각 액티브 동작 사이클의 주어진 시간 전에 오프상태로 전환되는 것을 특징으로 하는 반도체 기억장치.
  19. 제18항에 있어서, 상기 제어신호는 상기 제3전압노드가 상기 제2전위로 변화할 때를 검출하기 위한 검출기를 갖고, 상기 제어회로는 상기 검출기가 상기 제2전위로 변화하는 상기 제3전압노드를 검출할 때 상기 시간주기의 종료를 정의하기 위해 상기 제2스위치를 오프상태로 전환하는 것을 특징으로 하는 반도체 장치.
  20. 접지전위에 유지되는 제1접지노드, 제1전위에 유지되는 제1전압노드, 상기 접지전위와 상기 제1전위 사이에서 제2전위에 유지되는 제2전압노드, 데이터를 안에 저장하는 복수의 메모리 셀에 연결된 제1 및 제2비트선, 상기 메모리 셀은 하나에 각각 연결된 복수의 워드선으로서, 상기 워드선중 하나는 액티브 동작 사이클에 선택되어 상기 선택된 워드선에 연결된 메모리 셀에 저장된 데이터에 기인하여 상기 제1 및 제2비트선간에 제1전위차를 야기하는 복수의 워드선, 상기 제1전위차에 실질적으로 대응하는 제2전위차가 액티브 동작 사이클의 주어진 시점에 나타나는 제1미 제2감지노드를 갖는 감지 증폭기로서, 제3전압노드와 제2접지노드를 갖고, 상기 제1 및 제2감지노드 사이의 상기 제2전위차를 증폭하는 감지 증폭기, 상기 제1접지노드와 상기 제2접지노드 사이에 접속된 제1스위치, 상기 제3전압노드와 상기 제1전압노드 사이에 접속된 제2스위치, 상기 제1 및 제2스위를 제어하여 상기 제1스위치를 액티브 동작 사이클의 주어진 시간 후에 온상태로 전환하고, 상기 제2스위치를 액티브 동작 사이클의 주어진 시간 후 시간주기에 온상태로 전환하는 제어 회로로서, 상기 제2전압노드에 접속된 기준노드와 검출노드를 가져 상기 검출노드가 상기 제2전위로 변하는 때를 검출하는 검출기를 갖는 제어회로, 상기 제1비트선과 상기 제1감지노드를 접속하는 제1게이트 전극을 갖는 제1NMOS 트랜지스터, 상기 제2비트선과 상기 제2감지노드를 접속하는 제2게이트 전극, 상기 검출노드에 연결과 비트선 캐패시턴스, 상기 제3전압노드와 상기 검출노드를 접속하는 제3게이트 전극을 갖는 제3NMOS, 상기 제1, 제2 및 제3게이트 전극에 공통 접속된 게이트 제어선, 상기 감지 증폭기가 액티브 동작 사이클의 주어진 시간 후 상기 제1접지노드와 상기 제1전압노드 사이의 제3전위차에 의거하여 상기 제2전위차를 충분히 증폭할 때까지 상기 게이트 제어선을 상기 제2전위에 유지하며, 그후 상기 게이트 제어선을 상기 제2전위보다 충분히 더 높은 제3전위로 상승시키는 수단을 구비하고, 상기 제어회로는 상기 검출기가 상기 제2전위로 변하는 검출노드를 검출한 때 상기 제2스위치를 오프상태로 전환하여 상기 시간주기의 종료를 정의하는 것을 특징으로 하는 반도체 기억장치.
  21. 제20항에 있어서, 상기 제1 및 제2스위치는 액티브 동작 사이클의 주어진 시간 후 온상태로 실질적으로 동시적으로 전환되는 것을 특징으로 하는 반도체 기억장치.
  22. 제21항에 있어서, 상기 제1 및 제2스위치는 각각 액티브 동작 사이클의 주어진 시간 전에 오프상태로 전환되는 것을 특징으로 하는 반도체 기억장치.
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