JP2744738B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
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Description
【０００１】
【産業上の利用分野】この発明は不揮発性半導体記憶素
子と揮発性半導体記憶素子とを混在して搭載した半導体
記憶装置に関するものである。
子と揮発性半導体記憶素子とを混在して搭載した半導体
記憶装置に関するものである。
【０００２】
【従来の技術】図７は例えば従来のこの種の半導体記憶
装置であるＩＣメモリカードの回路図である。このカー
ドはリーダ／ライタ等の外部装置(図示せず)に着脱可能
に接続されて、外部電源から電力および各種制御信号を
受け、これに従ってデータの書き込みおよび読み出しが
行われるものである。外部装置に接続されていない状態
では、カードが内蔵するメモリバックアップ用の内部電
源によりデータが保持される。図において１は電源制御
回路、２はアドレスデコーダ、３はアドレスバスバッフ
ァ、４ａおよび４ｂは不揮発性半導体記憶素子、５ａお
よび５ｂは揮発性半導体記憶素子、６ａ、６ｂ、７ａ、
７ｂ、８および９はトライステートバッファ、１０は外
部電源線、１１はグランド線、１２ａおよび１２ｂは上
位アドレス信号線(Ａ０、Ａ１)、１３はカードイネーブ
ル信号線(ＣＥバー)、１４はアドレスバス(ＡＤＤ)、１
５はアウトプットイネーブル信号線(ＯＥバー)、１６は
ライトイネーブル信号線(ＷＥバー)、１７は内部電源
線、１８はリセット信号線(ＲＳＴ)、１９は内部アドレ
スバス、２０はデータバス(ＤＡＴＡ)、２１ａ、２１
ｂ、２２ａおよび２２ｂはメモリチップイネーブル信号
線(ＭＣＥバー)、２３はメモリアウトプットイネーブル
信号線(ＭＯＥバー)、２４はメモリライトイネーブル信
号線(ＭＷＥバー)、２５ａ、２５ｂ、２６ａ、２６ｂ、
２７および２８はプルアップ抵抗、２９は内部電源であ
る。なお以下、信号線とそれに流れる信号は同一の符号
で示す。またこの回路は負論理の回路である。
装置であるＩＣメモリカードの回路図である。このカー
ドはリーダ／ライタ等の外部装置(図示せず)に着脱可能
に接続されて、外部電源から電力および各種制御信号を
受け、これに従ってデータの書き込みおよび読み出しが
行われるものである。外部装置に接続されていない状態
では、カードが内蔵するメモリバックアップ用の内部電
源によりデータが保持される。図において１は電源制御
回路、２はアドレスデコーダ、３はアドレスバスバッフ
ァ、４ａおよび４ｂは不揮発性半導体記憶素子、５ａお
よび５ｂは揮発性半導体記憶素子、６ａ、６ｂ、７ａ、
７ｂ、８および９はトライステートバッファ、１０は外
部電源線、１１はグランド線、１２ａおよび１２ｂは上
位アドレス信号線(Ａ０、Ａ１)、１３はカードイネーブ
ル信号線(ＣＥバー)、１４はアドレスバス(ＡＤＤ)、１
５はアウトプットイネーブル信号線(ＯＥバー)、１６は
ライトイネーブル信号線(ＷＥバー)、１７は内部電源
線、１８はリセット信号線(ＲＳＴ)、１９は内部アドレ
スバス、２０はデータバス(ＤＡＴＡ)、２１ａ、２１
ｂ、２２ａおよび２２ｂはメモリチップイネーブル信号
線(ＭＣＥバー)、２３はメモリアウトプットイネーブル
信号線(ＭＯＥバー)、２４はメモリライトイネーブル信
号線(ＭＷＥバー)、２５ａ、２５ｂ、２６ａ、２６ｂ、
２７および２８はプルアップ抵抗、２９は内部電源であ
る。なお以下、信号線とそれに流れる信号は同一の符号
で示す。またこの回路は負論理の回路である。
【０００３】電源制御回路１は外部電源線１０の電圧を
検出し、これに従って外部電源線１０と内部電源２９を
切り換えて内部電源線１７に接続する。すなわち、外部
装置からの電力供給を受けられる場合には外部電源線１
０を内部電源線１７に接続し、外部電源からの電力供給
が受けられない場合には、一般にカードに内蔵されたバ
ッテリからなる内部電源２９を内部電源線１７に接続す
る。電源制御回路１はさらに、外部電源からの電力供給
を受けられる状態では“Ｌ"レベル、内部電源２９から
電力供給を受けている状態では“Ｈ"レベルになるリセ
ット信号１８(ＲＳＴ)を発生する。信号１２ａ、１２
ｂ、１３、１４、１５および１６は共に、カードに対し
てデータの読み出しおよび書き込みを行うための外部装
置から供給されるメモリ制御信号である。カードへのデ
ータの入出力はデータバス２０によって行われる。カー
ドイネーブル信号１３(ＣＥバー)はこのカードを動作可
能な状態にするための信号である。上位アドレス信号１
２ａ、１２ｂ(Ａ０、Ａ１)およびアドレス信号１４(Ａ
ＤＤ)は共にカードの記憶領域内のアドレスを設定する
もので、上位アドレス信号１２ａ、１２ｂに従って所定
の記憶素子が動作可能な状態にされ、さらにアドレス信
号１４(ＡＤＤ)によって記憶素子内でのアドレスが指定
される。アウトプットイネーブル信号１５(ＯＥバー)お
よびライトイネーブル信号１６(ＷＥバー)はそれぞれデ
ータの書き込みおよび読み出しを許可するための信号で
ある。アドレスデコーダ２は“Ｌ"レベルのカードイネ
ーブル信号１３(ＣＥバー)によって動作可能な状態にな
り、上位アドレス信号１２ａ、１２ｂ(Ａ０、Ａ１)に従
ってメモリチップイネーブル信号２１ａ、２１ｂ、２２
ａ、２２ｂ(ＭＣＥバー)のいずれかを“Ｌ"レベルにす
る。これらのメモリチップイネーブル信号２１ａ、２１
ｂ、２２ａ、２２ｂはトライステートバッファ６ａ、６
ｂ、７ａ、７ｂを介して各記憶素子４ａ、４ｂ、５ａ、
５ｂにそれぞれ送られ、“Ｌ"レベルのメモリチップイ
ネーブル信号を受けた記憶素子がアクティブ状態とな
る。
検出し、これに従って外部電源線１０と内部電源２９を
切り換えて内部電源線１７に接続する。すなわち、外部
装置からの電力供給を受けられる場合には外部電源線１
０を内部電源線１７に接続し、外部電源からの電力供給
が受けられない場合には、一般にカードに内蔵されたバ
ッテリからなる内部電源２９を内部電源線１７に接続す
る。電源制御回路１はさらに、外部電源からの電力供給
を受けられる状態では“Ｌ"レベル、内部電源２９から
電力供給を受けている状態では“Ｈ"レベルになるリセ
ット信号１８(ＲＳＴ)を発生する。信号１２ａ、１２
ｂ、１３、１４、１５および１６は共に、カードに対し
てデータの読み出しおよび書き込みを行うための外部装
置から供給されるメモリ制御信号である。カードへのデ
ータの入出力はデータバス２０によって行われる。カー
ドイネーブル信号１３(ＣＥバー)はこのカードを動作可
能な状態にするための信号である。上位アドレス信号１
２ａ、１２ｂ(Ａ０、Ａ１)およびアドレス信号１４(Ａ
ＤＤ)は共にカードの記憶領域内のアドレスを設定する
もので、上位アドレス信号１２ａ、１２ｂに従って所定
の記憶素子が動作可能な状態にされ、さらにアドレス信
号１４(ＡＤＤ)によって記憶素子内でのアドレスが指定
される。アウトプットイネーブル信号１５(ＯＥバー)お
よびライトイネーブル信号１６(ＷＥバー)はそれぞれデ
ータの書き込みおよび読み出しを許可するための信号で
ある。アドレスデコーダ２は“Ｌ"レベルのカードイネ
ーブル信号１３(ＣＥバー)によって動作可能な状態にな
り、上位アドレス信号１２ａ、１２ｂ(Ａ０、Ａ１)に従
ってメモリチップイネーブル信号２１ａ、２１ｂ、２２
ａ、２２ｂ(ＭＣＥバー)のいずれかを“Ｌ"レベルにす
る。これらのメモリチップイネーブル信号２１ａ、２１
ｂ、２２ａ、２２ｂはトライステートバッファ６ａ、６
ｂ、７ａ、７ｂを介して各記憶素子４ａ、４ｂ、５ａ、
５ｂにそれぞれ送られ、“Ｌ"レベルのメモリチップイ
ネーブル信号を受けた記憶素子がアクティブ状態とな
る。
【０００４】アドレスバスバッファ３は入力されたアド
レス信号１４(ＡＤＤ)を内部アドレス信号１９として各
記憶素子に供給する。この内部アドレス信号１９は記憶
素子内におけるデータのアドレスを設定する。アウトプ
ットイネーブル信号１５(ＯＥバー)およびライトイネー
ブル信号１６(ＷＥバー)は、それぞれトライステートバ
ッファ８および９を介してメモリアウトプットイネーブ
ル信号２３(ＭＯＥバー)、メモリライトイネーブル信号
２４(ＭＷＥバー)として各記憶素子に供給される。各ト
ライステートバッファ６ａ、６ｂ、７ａ、７ｂ、８、９
は制御端子にリセット信号１８(ＲＳＴ)が入力され、リ
セット信号１８(ＲＳＴ)が“Ｌ"レベルの時には入力さ
れた信号をそのまま出力し、“Ｈ"レベルの時には出力
線はハイインピーダンス状態(“Ｈｚ")となる。そして
メモリチップイネーブル信号線２１ａ、２１ｂ、２２
ａ、２２ｂ、メモリアウトプットイネーブル信号線２３
およびメモリライトイネーブル信号線２４には、ハイイ
ンピーダンス状態の時の信号線のレベルを決定するため
に、外部電源線１０或は内部電源線１７に接続されたプ
ルアップ２５ａ、２５ｂ、２６ａ、２６ｂ、２７、２８
がそれぞれ接続されている。なお、バックアップの無い
外部電源線１０は丸印、バックアップの有る内部電源線
１７は四角で示されている。そして、不揮発性半導体記
憶素子４ａ、４ｂ、アドレスバスバッファ３は外部電源
線１０に、また揮発性半導体記憶素子５ａ、５ｂ、アド
レスデコーダ２はバックアップの有る内部電源線１７に
接続されている。
レス信号１４(ＡＤＤ)を内部アドレス信号１９として各
記憶素子に供給する。この内部アドレス信号１９は記憶
素子内におけるデータのアドレスを設定する。アウトプ
ットイネーブル信号１５(ＯＥバー)およびライトイネー
ブル信号１６(ＷＥバー)は、それぞれトライステートバ
ッファ８および９を介してメモリアウトプットイネーブ
ル信号２３(ＭＯＥバー)、メモリライトイネーブル信号
２４(ＭＷＥバー)として各記憶素子に供給される。各ト
ライステートバッファ６ａ、６ｂ、７ａ、７ｂ、８、９
は制御端子にリセット信号１８(ＲＳＴ)が入力され、リ
セット信号１８(ＲＳＴ)が“Ｌ"レベルの時には入力さ
れた信号をそのまま出力し、“Ｈ"レベルの時には出力
線はハイインピーダンス状態(“Ｈｚ")となる。そして
メモリチップイネーブル信号線２１ａ、２１ｂ、２２
ａ、２２ｂ、メモリアウトプットイネーブル信号線２３
およびメモリライトイネーブル信号線２４には、ハイイ
ンピーダンス状態の時の信号線のレベルを決定するため
に、外部電源線１０或は内部電源線１７に接続されたプ
ルアップ２５ａ、２５ｂ、２６ａ、２６ｂ、２７、２８
がそれぞれ接続されている。なお、バックアップの無い
外部電源線１０は丸印、バックアップの有る内部電源線
１７は四角で示されている。そして、不揮発性半導体記
憶素子４ａ、４ｂ、アドレスバスバッファ３は外部電源
線１０に、また揮発性半導体記憶素子５ａ、５ｂ、アド
レスデコーダ２はバックアップの有る内部電源線１７に
接続されている。
【０００５】次に動作について説明する。ＩＣメモリカ
ードが外部装置(図示せず)に接続され、外部電源線１０
に外部電源から電圧が供給されると、電圧制御回路１は
電源を内部電源２９から外部電源線１０に切り換える。
この時、リセット信号１８(ＲＳＴ)は“Ｈ"レベルから
“Ｌ"レベルに変化する。これにより各トライステート
バッファ６ａ、６ｂ、７ａ、７ｂ、８、９はアクティブ
状態となる。この状態でカードイネーブル信号１３、ア
ドレス信号１４、上位アドレス信号１２ａおよび１２
ｂ、アウトプットイネーブル信号１５、ライトイネーブ
ル信号１６の制御により半導体記憶素子４ａ、４ｂ、５
ａ、５ｂに選択的にアクセスしてデータを書き込んだり
読み出したりすることができる。アドレスデコーダ２は
２ビットの上位アドレス信号１２ａ、１２ｂに従って４
つの出力端子(Ｙ０バー、Ｙ１バー、Ｙ２バー、Ｙ３バ
ー)のうち所定の１つを“Ｌ"レベルにする。“Ｌ"レベ
ルのメモリチップイネーブル信号(ＭＣＥバー)を受けた
記憶素子はアクティブ状態となる。各記憶素子へのデー
タの入出力はデータバス２０により行われ、内部アドレ
ス信号１９で指定されたアドレスにデータの書き込み或
はそのアドレスからのデータの読み出しが行われる。
ードが外部装置(図示せず)に接続され、外部電源線１０
に外部電源から電圧が供給されると、電圧制御回路１は
電源を内部電源２９から外部電源線１０に切り換える。
この時、リセット信号１８(ＲＳＴ)は“Ｈ"レベルから
“Ｌ"レベルに変化する。これにより各トライステート
バッファ６ａ、６ｂ、７ａ、７ｂ、８、９はアクティブ
状態となる。この状態でカードイネーブル信号１３、ア
ドレス信号１４、上位アドレス信号１２ａおよび１２
ｂ、アウトプットイネーブル信号１５、ライトイネーブ
ル信号１６の制御により半導体記憶素子４ａ、４ｂ、５
ａ、５ｂに選択的にアクセスしてデータを書き込んだり
読み出したりすることができる。アドレスデコーダ２は
２ビットの上位アドレス信号１２ａ、１２ｂに従って４
つの出力端子(Ｙ０バー、Ｙ１バー、Ｙ２バー、Ｙ３バ
ー)のうち所定の１つを“Ｌ"レベルにする。“Ｌ"レベ
ルのメモリチップイネーブル信号(ＭＣＥバー)を受けた
記憶素子はアクティブ状態となる。各記憶素子へのデー
タの入出力はデータバス２０により行われ、内部アドレ
ス信号１９で指定されたアドレスにデータの書き込み或
はそのアドレスからのデータの読み出しが行われる。
【０００６】一方、ＩＣメモリカードが外部装置が切り
離されて外部電源からの電力の供給がなくなると、電源
制御回路１は電源を内部電源２９に切り換える。この時
リセット信号１８(ＲＳＴ)は“Ｌ"レベルから“Ｈ"レベ
ルに変化する。これにより各トライステートバッファ６
ａ、６ｂ、７ａ、７ｂ、８、９の各出力線は全てハイイ
ンピーダンス状態(“Ｈｚ")になる。そしてメモリチッ
プイネーブル信号線２２ａ、２２ｂ、およびメモリライ
トイネーブル信号線２４はプルアップ抵抗２６ａ、２６
ｂ、２８を介してバックアップのある内部電源線１７に
接続されているために“Ｈ"レベルに維持され、これに
より揮発性半導体記憶素子５ａ、５ｂは書き込みや読み
出しができない状態に保持される。そして内部電源線１
７に接続された内部電源２９からの電力によりデータは
保持される。また、不揮発性半導体記憶素子４ａ、４ｂ
はデータのバックアップが不要であり、またカードを使
用していない状態での消費電力をより少なくするために
メモリチップイネーブル信号線２１ａ、２１ｂはプルア
ップ抵抗２５ａ、２５ｂを介してバックアップの無い外
部電源線１０に接続されている。また、メモリアウトプ
ットイネーブル信号線２３もプルアップ抵抗２７を介し
てバックアップの無い外部電源線１０に接続されてい
る。
離されて外部電源からの電力の供給がなくなると、電源
制御回路１は電源を内部電源２９に切り換える。この時
リセット信号１８(ＲＳＴ)は“Ｌ"レベルから“Ｈ"レベ
ルに変化する。これにより各トライステートバッファ６
ａ、６ｂ、７ａ、７ｂ、８、９の各出力線は全てハイイ
ンピーダンス状態(“Ｈｚ")になる。そしてメモリチッ
プイネーブル信号線２２ａ、２２ｂ、およびメモリライ
トイネーブル信号線２４はプルアップ抵抗２６ａ、２６
ｂ、２８を介してバックアップのある内部電源線１７に
接続されているために“Ｈ"レベルに維持され、これに
より揮発性半導体記憶素子５ａ、５ｂは書き込みや読み
出しができない状態に保持される。そして内部電源線１
７に接続された内部電源２９からの電力によりデータは
保持される。また、不揮発性半導体記憶素子４ａ、４ｂ
はデータのバックアップが不要であり、またカードを使
用していない状態での消費電力をより少なくするために
メモリチップイネーブル信号線２１ａ、２１ｂはプルア
ップ抵抗２５ａ、２５ｂを介してバックアップの無い外
部電源線１０に接続されている。また、メモリアウトプ
ットイネーブル信号線２３もプルアップ抵抗２７を介し
てバックアップの無い外部電源線１０に接続されてい
る。
【０００７】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていたが、外部電源の接続およ
び切り離しの際の各制御信号線のレベルはプルアップ抵
抗により制御されているため、各制御信号線のレベルは
急峻に変化せず、従って例えば書き込み中に外部電源が
突然切れた場合、揮発性半導体記憶素子のメモリチップ
イネーブル信号線およびメモリライトイネーブル信号線
が“Ｈ"レベルに上がるまでに時間がかかり、誤書き込
みが起こる可能性がある等の問題点があった。
は以上のように構成されていたが、外部電源の接続およ
び切り離しの際の各制御信号線のレベルはプルアップ抵
抗により制御されているため、各制御信号線のレベルは
急峻に変化せず、従って例えば書き込み中に外部電源が
突然切れた場合、揮発性半導体記憶素子のメモリチップ
イネーブル信号線およびメモリライトイネーブル信号線
が“Ｈ"レベルに上がるまでに時間がかかり、誤書き込
みが起こる可能性がある等の問題点があった。
【０００８】これを図８に従って説明すると、データの
書き込み中に時間Ｔ１で外部電源が切れると電源電圧Ｖ
ccが降下し始める。そして時間Ｔ２で電源電圧Ｖccが所
定値以下になったことを電源制御回路１が検出すると、
リセット信号が“Ｌ"レベルから“Ｈ"レベルに変化す
る。これにより各トライステートバッファの出力側がハ
イインピーダンス状態(“Ｈｚ")となり、バックアップ
のない外部電圧線１０に接続されたメモリチップイネー
ブル信号線２１ａ、２１ｂ(ＭＣＥバー)およびメモリア
ウトプットイネーブル信号線２３(ＭＯＥバー)は徐々に
“Ｌ"レベルになる。一方、バックアップのある内部電
源線１７に接続されたメモリチップイネーブル信号線２
２ａ、２２ｂ(ＭＣＥバー)およびメモリライトイネーブ
ル信号線２４(ＭＷＥバー)の電圧は徐々に“Ｈ"レベル
になる。揮発性半導体記憶素子５ａ、５ｂへのメモリチ
ップイネーブル信号線２２ａ、２２ｂ(ＭＣＥバー)およ
びメモリライトイネーブル信号線２４(ＭＷＥバー)は書
き込み動作中は“Ｌ"レベルにあり、外部電源が切れる
と“Ｌ"レベルから“Ｈ"レベルになるが、すぐにはレベ
ルが上がらず、このため“Ｈ"レベルになるまでの間に
誤書き込みが起こる可能性があった。
書き込み中に時間Ｔ１で外部電源が切れると電源電圧Ｖ
ccが降下し始める。そして時間Ｔ２で電源電圧Ｖccが所
定値以下になったことを電源制御回路１が検出すると、
リセット信号が“Ｌ"レベルから“Ｈ"レベルに変化す
る。これにより各トライステートバッファの出力側がハ
イインピーダンス状態(“Ｈｚ")となり、バックアップ
のない外部電圧線１０に接続されたメモリチップイネー
ブル信号線２１ａ、２１ｂ(ＭＣＥバー)およびメモリア
ウトプットイネーブル信号線２３(ＭＯＥバー)は徐々に
“Ｌ"レベルになる。一方、バックアップのある内部電
源線１７に接続されたメモリチップイネーブル信号線２
２ａ、２２ｂ(ＭＣＥバー)およびメモリライトイネーブ
ル信号線２４(ＭＷＥバー)の電圧は徐々に“Ｈ"レベル
になる。揮発性半導体記憶素子５ａ、５ｂへのメモリチ
ップイネーブル信号線２２ａ、２２ｂ(ＭＣＥバー)およ
びメモリライトイネーブル信号線２４(ＭＷＥバー)は書
き込み動作中は“Ｌ"レベルにあり、外部電源が切れる
と“Ｌ"レベルから“Ｈ"レベルになるが、すぐにはレベ
ルが上がらず、このため“Ｈ"レベルになるまでの間に
誤書き込みが起こる可能性があった。
【０００９】一方、ＩＣメモリカードに外部電源が接続
された直後においては、不揮発性半導体記憶素子へのメ
モリチップイネーブル信号線２１ａ、２１ｂ(ＭＣＥバ
ー)およびメモリアウトプットイネーブル信号線２３(Ｍ
ＯＥバー)は徐々に“Ｌ"レベルから“Ｈ"レベルになる
ため、２つの不揮発性半導体記憶素子４ａ、４ｂが同時
に動作可能になっている状態があり、データバス２０に
おいてデータの競合が起こる等の問題点もあった。
された直後においては、不揮発性半導体記憶素子へのメ
モリチップイネーブル信号線２１ａ、２１ｂ(ＭＣＥバ
ー)およびメモリアウトプットイネーブル信号線２３(Ｍ
ＯＥバー)は徐々に“Ｌ"レベルから“Ｈ"レベルになる
ため、２つの不揮発性半導体記憶素子４ａ、４ｂが同時
に動作可能になっている状態があり、データバス２０に
おいてデータの競合が起こる等の問題点もあった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、外部電源の接続および切り離し
時におけるデータの誤り書き込みやデータの競合が発生
しないようにした半導体記憶装置を得ることを目的とす
る。
ためになされたもので、外部電源の接続および切り離し
時におけるデータの誤り書き込みやデータの競合が発生
しないようにした半導体記憶装置を得ることを目的とす
る。
【００１１】
【課題を解決するための手段】上記の目的に鑑み、この
発明は、外部装置に着脱可能に接続され、上記外部装置
の電源である外部電源から電力の供給を受けると共に、
外部装置からの各種制御信号に従ってデータの書き込み
および読み出しが行われる半導体記憶装置であって、不
揮発性半導体記憶素子および揮発性半導体記憶素子を含
む記憶手段と、この記憶手段へのデータの入出力を行う
データバスと、上記記憶手段へのデータの書き込みおよ
び読み出しを制御するための上記各種制御信号のための
各種制御信号線を含む制御手段と、上記記憶手段のアド
レスを設定するためのアドレス手段と、データバックア
ップ用の内部電源と、電源電圧を検出し、上記外部装置
に接続されている時には上記外部電源から電力供給を受
け、外部装置が切り離された時には上記内部電源から電
力供給を受けるように上記外部電源と内部電源とを切り
換えて接続すると共に、いずれの電源が接続されている
かを示すリセット信号を発生する電源制御手段と、上記
各種制御信号線にそれぞれ挿入されると共に上記電源制
御手段に接続され、上記リセット信号に従って上記外部
電源が接続されていない時に上記各種制御信号線をハイ
インピーダンス状態にする手段と、上記各種制御信号線
を上記外部電源から供給されている電力電位または内部
電源に接続してハイインピーダンス状態の時のレベルを
それぞれ決定するプルアップ抵抗群と、上記各種制御信
号線に挿入されると共に上記電源制御手段に接続され、
上記電源制御手段のリセット信号に従って、上記外部電
源が接続される時および切り離される時にそれぞれ、所
定時間の間、上記各種制御信号線の全てを強制的に非ア
クティブ状態にする強制制御手段と、を備えた半導体記
憶装置にある。
発明は、外部装置に着脱可能に接続され、上記外部装置
の電源である外部電源から電力の供給を受けると共に、
外部装置からの各種制御信号に従ってデータの書き込み
および読み出しが行われる半導体記憶装置であって、不
揮発性半導体記憶素子および揮発性半導体記憶素子を含
む記憶手段と、この記憶手段へのデータの入出力を行う
データバスと、上記記憶手段へのデータの書き込みおよ
び読み出しを制御するための上記各種制御信号のための
各種制御信号線を含む制御手段と、上記記憶手段のアド
レスを設定するためのアドレス手段と、データバックア
ップ用の内部電源と、電源電圧を検出し、上記外部装置
に接続されている時には上記外部電源から電力供給を受
け、外部装置が切り離された時には上記内部電源から電
力供給を受けるように上記外部電源と内部電源とを切り
換えて接続すると共に、いずれの電源が接続されている
かを示すリセット信号を発生する電源制御手段と、上記
各種制御信号線にそれぞれ挿入されると共に上記電源制
御手段に接続され、上記リセット信号に従って上記外部
電源が接続されていない時に上記各種制御信号線をハイ
インピーダンス状態にする手段と、上記各種制御信号線
を上記外部電源から供給されている電力電位または内部
電源に接続してハイインピーダンス状態の時のレベルを
それぞれ決定するプルアップ抵抗群と、上記各種制御信
号線に挿入されると共に上記電源制御手段に接続され、
上記電源制御手段のリセット信号に従って、上記外部電
源が接続される時および切り離される時にそれぞれ、所
定時間の間、上記各種制御信号線の全てを強制的に非ア
クティブ状態にする強制制御手段と、を備えた半導体記
憶装置にある。
【００１２】
【作用】この発明による半導体記憶装置では、外部電源
が接続および切り離しされる際にそれぞれ記憶素子のた
めの全ての制御信号を所定の期間、強制的に非アクティ
ブ状態にした後、プルアップ抵抗でレベルを固定するの
で、プルアップ抵抗による制御信号の変化の遅延が原因
となって生じる誤書き込みやデータの競合等が防止でき
る。
が接続および切り離しされる際にそれぞれ記憶素子のた
めの全ての制御信号を所定の期間、強制的に非アクティ
ブ状態にした後、プルアップ抵抗でレベルを固定するの
で、プルアップ抵抗による制御信号の変化の遅延が原因
となって生じる誤書き込みやデータの競合等が防止でき
る。
【００１３】
【実施例】実施例１． 図１はこの発明の一実施例による半導体記憶装置である
ＩＣメモリカードの回路図である。従来のカードと同一
もしくは相当する部分は同一符号で示し、その説明は省
略する。３０はディレイ回路、３１は第１リセット信号
制御回路、３２は第２リセット信号制御回路、３３はカ
ードイネーブル信号制御回路、３４はアウトプットイネ
ーブル信号制御回路、３５はライトイネーブル信号制御
回路である。これらの回路３０、３１、３２、３３、３
４、３５が、外部電源が接続および切り離しされる際に
それぞれ全ての制御信号を所定の期間、強制的に非アク
ティブ状態にするための強制制御手段を構成する。ディ
レイ回路３０は電源制御回路１からのリセット信号１８
の変化を所定の時間、遅らせてから出力する回路であ
る。第２リセット信号制御回路３２はＡＮＤゲート、そ
の他の制御回路３１、３３、３４、３５はＯＲゲートか
らなる。第１および第２リセット信号制御回路３１、３
２にはそれぞれにリセット信号１８とディレイ回路３０
の出力信号が入力されている。各制御回路３３、３４、
３５は第１リセット信号制御回路３１の出力信号に従っ
てそれぞれカードイネーブル信号１３(ＣＥバー)、アウ
トプットイネーブル信号１５(ＯＥバー)、ライトイネー
ブル信号１６(ＷＥバー)をゲート制御する回路であり、
一方の入力端子にはそれぞれの制御信号、他方の入力端
子には第１リセット信号制御回路３１の出力信号が接続
されている。また第２リセット信号制御回路３２の出力
信号は、各トライステートバッファ回路６ａ、６ｂ、７
ａ、７ｂ、８、９の制御端子に接続されている。なお、
外部装置からカードイネーブル信号制御回路３３に入力
されるカードイネーブル信号１３(ＣＥバー)に対し、こ
の制御回路３３からアドレスデコーダ２に入力される信
号をインナーカードイネーブル信号(ＩＣＥバー)とす
る。その他の部分は図７に示す従来のものと同様であ
る。
ＩＣメモリカードの回路図である。従来のカードと同一
もしくは相当する部分は同一符号で示し、その説明は省
略する。３０はディレイ回路、３１は第１リセット信号
制御回路、３２は第２リセット信号制御回路、３３はカ
ードイネーブル信号制御回路、３４はアウトプットイネ
ーブル信号制御回路、３５はライトイネーブル信号制御
回路である。これらの回路３０、３１、３２、３３、３
４、３５が、外部電源が接続および切り離しされる際に
それぞれ全ての制御信号を所定の期間、強制的に非アク
ティブ状態にするための強制制御手段を構成する。ディ
レイ回路３０は電源制御回路１からのリセット信号１８
の変化を所定の時間、遅らせてから出力する回路であ
る。第２リセット信号制御回路３２はＡＮＤゲート、そ
の他の制御回路３１、３３、３４、３５はＯＲゲートか
らなる。第１および第２リセット信号制御回路３１、３
２にはそれぞれにリセット信号１８とディレイ回路３０
の出力信号が入力されている。各制御回路３３、３４、
３５は第１リセット信号制御回路３１の出力信号に従っ
てそれぞれカードイネーブル信号１３(ＣＥバー)、アウ
トプットイネーブル信号１５(ＯＥバー)、ライトイネー
ブル信号１６(ＷＥバー)をゲート制御する回路であり、
一方の入力端子にはそれぞれの制御信号、他方の入力端
子には第１リセット信号制御回路３１の出力信号が接続
されている。また第２リセット信号制御回路３２の出力
信号は、各トライステートバッファ回路６ａ、６ｂ、７
ａ、７ｂ、８、９の制御端子に接続されている。なお、
外部装置からカードイネーブル信号制御回路３３に入力
されるカードイネーブル信号１３(ＣＥバー)に対し、こ
の制御回路３３からアドレスデコーダ２に入力される信
号をインナーカードイネーブル信号(ＩＣＥバー)とす
る。その他の部分は図７に示す従来のものと同様であ
る。
【００１４】記憶手段は不揮発性半導体記憶素子４ａ、
４ｂおよび揮発性半導体記憶素子５ａ、５ｂからなる。
データバスはデータバス２０からなる。制御手段はアド
レスデコーダ２、上位アドレス信号線１２ａ、１２ｂ、
カードイネーブル信号線１３、アウトプットイネーブル
信号線１５、ライトイネーブル信号線１６、メモリチッ
プイネーブル信号線２１ａ、２１ｂ、２２ａおよび２２
ｂ、メモリアウトプットイネーブル信号線２３、メモリ
ライトイネーブル信号線２４からなる。アドレス手段は
アドレスバスバッファ３、アドレスバス１４、内部アド
レスバス１９からなる。内部電源は内部電源２９からな
る。電源制御手段は電源制御回路１、外部電源線１０、
グランド線１１、内部電源線１７、リセット信号１８か
らなる。制御信号をハイインピーダンス状態にする手段
はトライステートバッファ６ａ、６ｂ、７ａ、７ｂ、８
および９からなる。ハイインピーダンス状態の制御信号
のレベルを決定するプルアップ抵抗はプルアップ抵抗２
５ａ、２５ｂ、２６ａ、２６ｂ、２７および２８からな
る。強制制御手段はディレイ回路３０、第１リセット信
号制御回路３１、第２リセット信号制御回路３２、カー
ドイネーブル信号制御回路３３、アウトプットイネーブ
ル信号制御回路３４、ライトイネーブル信号制御回路３
５からなる。
４ｂおよび揮発性半導体記憶素子５ａ、５ｂからなる。
データバスはデータバス２０からなる。制御手段はアド
レスデコーダ２、上位アドレス信号線１２ａ、１２ｂ、
カードイネーブル信号線１３、アウトプットイネーブル
信号線１５、ライトイネーブル信号線１６、メモリチッ
プイネーブル信号線２１ａ、２１ｂ、２２ａおよび２２
ｂ、メモリアウトプットイネーブル信号線２３、メモリ
ライトイネーブル信号線２４からなる。アドレス手段は
アドレスバスバッファ３、アドレスバス１４、内部アド
レスバス１９からなる。内部電源は内部電源２９からな
る。電源制御手段は電源制御回路１、外部電源線１０、
グランド線１１、内部電源線１７、リセット信号１８か
らなる。制御信号をハイインピーダンス状態にする手段
はトライステートバッファ６ａ、６ｂ、７ａ、７ｂ、８
および９からなる。ハイインピーダンス状態の制御信号
のレベルを決定するプルアップ抵抗はプルアップ抵抗２
５ａ、２５ｂ、２６ａ、２６ｂ、２７および２８からな
る。強制制御手段はディレイ回路３０、第１リセット信
号制御回路３１、第２リセット信号制御回路３２、カー
ドイネーブル信号制御回路３３、アウトプットイネーブ
ル信号制御回路３４、ライトイネーブル信号制御回路３
５からなる。
【００１５】次に動作について説明する。例えば揮発性
半導体記憶素子５ａにデータ書き込み中に外部電源が切
れた場合の各信号のタイムチャートを図２に示す。時刻
Ｔ１で外部電源が切れると外部電源線１０の電源電圧Ｖ
ccが降下し始める。そして時刻Ｔ２で電源電圧Ｖccが所
定値以下になったことを電源制御回路１が検出すると、
リセット信号が“Ｌ"レベルから“Ｈ"レベルに立ち上が
る。この時、同様に第１リセット信号制御回路３１の出
力信号(ＲＥＳ１)も立ち上がり、各制御回路３３、３
４、３５の出力信号は共に“Ｈ"レベルとなる。アドレ
スデコーダ２はインナーカードイネーブル信号(ＩＣＥ
バー)が“Ｈ"レベルで非アクティブ状態にある時にはそ
の出力(Ｙ０バー、Ｙ１バー、Ｙ２バー、Ｙ３バー)は全
て“Ｈ"レベルとなる。一方、ディレイ回路３０の出力
信号(ＲＳＴＤ)はこの時点ではまだ“Ｌ"レベルなの
で、第２リセット信号制御回路３２の出力信号(ＲＳＴ
２)はまだ“Ｌ"レベルである。従って各トライステート
バッファ６ａ、６ｂ、７ａ、７ｂ、８、９はアクティブ
状態(導通状態)にある。従ってリセット信号１８(ＲＳ
Ｔ)が“Ｌ"レベルから“Ｈ"レベルに立ち上がると同時
にメモリの制御信号である各メモリチップイネーブル信
号２１ａ、２１ｂ、２２ａ、２２ｂ(ＭＣＥバー)、メモ
リアウトプットイネーブル信号２３(ＭＯＥバー)および
メモリライトイネーブル信号２４(ＭＷＥバー)は全て
“Ｈ"レベルにされ、記憶素子４ａ、４ｂ、５ａ、５ｂ
は全て非アクティブの状態になる。従って従来のような
誤り書き込みが発生することはない。なお、図２におい
て各信号の“Ｈ"レベルが少し下がっているのは、外部
電源の電圧に比べてデータバックアップ用の内部電源の
電圧が若干低いためである。これは以下の説明でも同様
である。
半導体記憶素子５ａにデータ書き込み中に外部電源が切
れた場合の各信号のタイムチャートを図２に示す。時刻
Ｔ１で外部電源が切れると外部電源線１０の電源電圧Ｖ
ccが降下し始める。そして時刻Ｔ２で電源電圧Ｖccが所
定値以下になったことを電源制御回路１が検出すると、
リセット信号が“Ｌ"レベルから“Ｈ"レベルに立ち上が
る。この時、同様に第１リセット信号制御回路３１の出
力信号(ＲＥＳ１)も立ち上がり、各制御回路３３、３
４、３５の出力信号は共に“Ｈ"レベルとなる。アドレ
スデコーダ２はインナーカードイネーブル信号(ＩＣＥ
バー)が“Ｈ"レベルで非アクティブ状態にある時にはそ
の出力(Ｙ０バー、Ｙ１バー、Ｙ２バー、Ｙ３バー)は全
て“Ｈ"レベルとなる。一方、ディレイ回路３０の出力
信号(ＲＳＴＤ)はこの時点ではまだ“Ｌ"レベルなの
で、第２リセット信号制御回路３２の出力信号(ＲＳＴ
２)はまだ“Ｌ"レベルである。従って各トライステート
バッファ６ａ、６ｂ、７ａ、７ｂ、８、９はアクティブ
状態(導通状態)にある。従ってリセット信号１８(ＲＳ
Ｔ)が“Ｌ"レベルから“Ｈ"レベルに立ち上がると同時
にメモリの制御信号である各メモリチップイネーブル信
号２１ａ、２１ｂ、２２ａ、２２ｂ(ＭＣＥバー)、メモ
リアウトプットイネーブル信号２３(ＭＯＥバー)および
メモリライトイネーブル信号２４(ＭＷＥバー)は全て
“Ｈ"レベルにされ、記憶素子４ａ、４ｂ、５ａ、５ｂ
は全て非アクティブの状態になる。従って従来のような
誤り書き込みが発生することはない。なお、図２におい
て各信号の“Ｈ"レベルが少し下がっているのは、外部
電源の電圧に比べてデータバックアップ用の内部電源の
電圧が若干低いためである。これは以下の説明でも同様
である。
【００１６】そして所定の時間が経過後、時刻Ｔ３でデ
ィレイ回路３０の出力信号(ＲＳＴＤ)が“Ｈ"レベルに
なる。これにより第２リセット信号制御回路３２の出力
信号(ＲＳＴ２)が“Ｈ"レベルになるため各トライステ
ートバッファ６ａ、６ｂ、７ａ、７ｂ、８、９の出力線
は全てハイインピーダンス状態(“Ｈｚ")となるが、揮
発性半導体記憶素子５ａ、５ｂへのメモリチップイネー
ブル信号２２ａ、２２ｂ(ＭＣＥバー)、およびメモリラ
イトイネーブル信号２４(ＭＷＥバー)はすでに“Ｈ"レ
ベルにあり、その後はプルアップ抵抗２６ａ、２６ｂ、
２８によりそれぞれ“Ｈ"レベルに保持される。また、
バックアップの無い外部電源線１０にそれぞれプルアッ
プ抵抗２５ａ、２５ｂ、２７を介して接続された不揮発
性半導体記憶素子４ａ、４ｂへのメモリチップイネーブ
ル信号２１ａ、２１ｂ(ＭＣＥバー)、およびメモリアウ
トプットイネーブル信号２３(ＭＯＥバー)はその後は徐
々に“Ｌ"レベルに下がる。
ィレイ回路３０の出力信号(ＲＳＴＤ)が“Ｈ"レベルに
なる。これにより第２リセット信号制御回路３２の出力
信号(ＲＳＴ２)が“Ｈ"レベルになるため各トライステ
ートバッファ６ａ、６ｂ、７ａ、７ｂ、８、９の出力線
は全てハイインピーダンス状態(“Ｈｚ")となるが、揮
発性半導体記憶素子５ａ、５ｂへのメモリチップイネー
ブル信号２２ａ、２２ｂ(ＭＣＥバー)、およびメモリラ
イトイネーブル信号２４(ＭＷＥバー)はすでに“Ｈ"レ
ベルにあり、その後はプルアップ抵抗２６ａ、２６ｂ、
２８によりそれぞれ“Ｈ"レベルに保持される。また、
バックアップの無い外部電源線１０にそれぞれプルアッ
プ抵抗２５ａ、２５ｂ、２７を介して接続された不揮発
性半導体記憶素子４ａ、４ｂへのメモリチップイネーブ
ル信号２１ａ、２１ｂ(ＭＣＥバー)、およびメモリアウ
トプットイネーブル信号２３(ＭＯＥバー)はその後は徐
々に“Ｌ"レベルに下がる。
【００１７】次にカードが外部装置から切り離されてい
る状態から外部装置に接続され、外部電源が外部電源線
に接続される場合の動作について説明する。図３にはこ
の場合の各信号の状態を示すタイムチャートを示す。例
えば時刻Ｔ１でカードが外部装置に接続され、外部電源
が外部電源線１０に接続されると、外部電源線１０の電
源電圧Ｖccが上昇し始める。同時に外部装置からのカー
ドイネーブ信号１３(ＣＥバー)、アウトプットイネーブ
ル信号１５(ＯＥバー)およびライトイネーブル信号１６
(ＷＥバー)は、接続後の初期状態では記憶素子を非アク
ティブ状態にするために“Ｌ"レベルから“Ｈ"レベルに
上昇する。そして時刻Ｔ２で電源電圧Ｖccが所定値以上
(但しこの所定値とは図２での所定値とは異なる)になっ
たことを電源制御回路１が検出すると、リセット信号１
８が“Ｈ"レベルから“Ｌ"レベルに立ち下がる。これに
よりＡＮＤゲートである第２リセット信号制御回路３２
の出力信号(ＲＥＳ２)も同時に“Ｌ"レベルに立ち下が
り、各トライステートバッファ６ａ、６ｂ、７ａ、７
ｂ、８、９は全てアクティブ状態(導通状態)になる。一
方、ディレイ回路３０の出力信号(ＲＳＴＤ)はこの時点
ではまだ“Ｈ"レベルなので第１リセット信号制御回路
３１の出力信号(ＲＳＴ１)は“Ｈ"レベルである。従っ
て各制御回路３３、３４、３５の出力もそれぞれ“Ｈ"
レベルであり、アドレスデコーダ２の出力(Ｙ０バー、
Ｙ１バー、Ｙ２バー、Ｙ３バー)は全て“Ｈ"レベルとな
る。これにより、各メモリチップイネーブル信号２１
ａ、２１ｂ、２２ａ、２２ｂ(ＭＣＥバー)、メモリアウ
トプットイネーブル信号２３(ＭＯＥバー)およびメモリ
ライトイネーブル信号２４(ＭＷＥバー)は全て“Ｈ"レ
ベルになり、記憶素子４ａ、４ｂ、５ａ、５ｂは全て非
アクティブの状態になる。従ってデータバス２０におけ
るデータの競合が起こることはない。
る状態から外部装置に接続され、外部電源が外部電源線
に接続される場合の動作について説明する。図３にはこ
の場合の各信号の状態を示すタイムチャートを示す。例
えば時刻Ｔ１でカードが外部装置に接続され、外部電源
が外部電源線１０に接続されると、外部電源線１０の電
源電圧Ｖccが上昇し始める。同時に外部装置からのカー
ドイネーブ信号１３(ＣＥバー)、アウトプットイネーブ
ル信号１５(ＯＥバー)およびライトイネーブル信号１６
(ＷＥバー)は、接続後の初期状態では記憶素子を非アク
ティブ状態にするために“Ｌ"レベルから“Ｈ"レベルに
上昇する。そして時刻Ｔ２で電源電圧Ｖccが所定値以上
(但しこの所定値とは図２での所定値とは異なる)になっ
たことを電源制御回路１が検出すると、リセット信号１
８が“Ｈ"レベルから“Ｌ"レベルに立ち下がる。これに
よりＡＮＤゲートである第２リセット信号制御回路３２
の出力信号(ＲＥＳ２)も同時に“Ｌ"レベルに立ち下が
り、各トライステートバッファ６ａ、６ｂ、７ａ、７
ｂ、８、９は全てアクティブ状態(導通状態)になる。一
方、ディレイ回路３０の出力信号(ＲＳＴＤ)はこの時点
ではまだ“Ｈ"レベルなので第１リセット信号制御回路
３１の出力信号(ＲＳＴ１)は“Ｈ"レベルである。従っ
て各制御回路３３、３４、３５の出力もそれぞれ“Ｈ"
レベルであり、アドレスデコーダ２の出力(Ｙ０バー、
Ｙ１バー、Ｙ２バー、Ｙ３バー)は全て“Ｈ"レベルとな
る。これにより、各メモリチップイネーブル信号２１
ａ、２１ｂ、２２ａ、２２ｂ(ＭＣＥバー)、メモリアウ
トプットイネーブル信号２３(ＭＯＥバー)およびメモリ
ライトイネーブル信号２４(ＭＷＥバー)は全て“Ｈ"レ
ベルになり、記憶素子４ａ、４ｂ、５ａ、５ｂは全て非
アクティブの状態になる。従ってデータバス２０におけ
るデータの競合が起こることはない。
【００１８】そして所定の時間が経過後、時刻Ｔ３でデ
ィレイ回路３０の出力信号(ＲＳＴＤ)が“Ｌ"レベルに
なると、同時に第１リセット信号制御回路３１の出力信
号(ＲＳＴ１)が“Ｌ"レベルになるため、各制御回路３
３、３４、３５は外部装置からのそれぞれカードイネー
ブル信号１３(ＣＥバー)、アウトプットイネーブル信号
１５(ＯＥバー)およびライトイネーブル信号１６(ＷＥ
バー)をそのまま出力する。従ってディレイ回路３０の
遅延時間は、外部装置が接続されてからこれらの制御信
号が“Ｌ"レベルから“Ｈ"レベルまで完全に立ち上がる
までにかかる時間を考慮し、これより長く設定する必要
がある。以後、上記各種制御信号およびアドレス信号に
よる制御に従ってデータの書き込みあるいは読み出しが
行われる。
ィレイ回路３０の出力信号(ＲＳＴＤ)が“Ｌ"レベルに
なると、同時に第１リセット信号制御回路３１の出力信
号(ＲＳＴ１)が“Ｌ"レベルになるため、各制御回路３
３、３４、３５は外部装置からのそれぞれカードイネー
ブル信号１３(ＣＥバー)、アウトプットイネーブル信号
１５(ＯＥバー)およびライトイネーブル信号１６(ＷＥ
バー)をそのまま出力する。従ってディレイ回路３０の
遅延時間は、外部装置が接続されてからこれらの制御信
号が“Ｌ"レベルから“Ｈ"レベルまで完全に立ち上がる
までにかかる時間を考慮し、これより長く設定する必要
がある。以後、上記各種制御信号およびアドレス信号に
よる制御に従ってデータの書き込みあるいは読み出しが
行われる。
【００１９】実施例２． 図４にはこの発明の別の実施例によるＩＣメモリカード
の回路図を示した。図において４０はリセット信号１８
(ＲＳＴ)の立ち上がりおよび立ち下がりエッジで所定の
長さの“Ｈ"レベルのパルスを発生するエッジパルスジ
ェネレータである。また４１ａ、４１ｂ、４２ａ、４２
ｂ、４３、４４はメモリチップイネーブル信号線２１
ａ、２１ｂ、２２ａ、２２ｂ(ＭＣＥバー)、メモリアウ
トプットイネーブル信号線２３(ＭＯＥバー)およびメモ
リライトイネーブル信号線２４(ＭＷＥバー)にそれぞれ
設けられた非アクティブ信号生成回路である。非アクテ
ィブ信号生成回路４１ａ、４１ｂ、４２ａ、４２ｂ、４
３、４４はエッジパルスジェネレータ４０からの出力信
号(ＲＳＴＰ)に制御され、この信号が“Ｈ"レベルの
間、それぞれ接続された制御信号線をバックアップのあ
る内部電源線１７に直接接続して“Ｈ"レベルに保持す
るための、例えばトランジスタ等からなる電気的スイッ
チである。これらの回路４０、４１ａ、４１ｂ、４２
ａ、４２ｂ、４３、４４が、外部電源が接続および切り
離しされる際にそれぞれ全ての制御信号を所定の期間、
非アクティブ状態にするための強制制御手段を構成す
る。その他の部分は基本的に従来のものと同じであり、
その説明を省略する。
の回路図を示した。図において４０はリセット信号１８
(ＲＳＴ)の立ち上がりおよび立ち下がりエッジで所定の
長さの“Ｈ"レベルのパルスを発生するエッジパルスジ
ェネレータである。また４１ａ、４１ｂ、４２ａ、４２
ｂ、４３、４４はメモリチップイネーブル信号線２１
ａ、２１ｂ、２２ａ、２２ｂ(ＭＣＥバー)、メモリアウ
トプットイネーブル信号線２３(ＭＯＥバー)およびメモ
リライトイネーブル信号線２４(ＭＷＥバー)にそれぞれ
設けられた非アクティブ信号生成回路である。非アクテ
ィブ信号生成回路４１ａ、４１ｂ、４２ａ、４２ｂ、４
３、４４はエッジパルスジェネレータ４０からの出力信
号(ＲＳＴＰ)に制御され、この信号が“Ｈ"レベルの
間、それぞれ接続された制御信号線をバックアップのあ
る内部電源線１７に直接接続して“Ｈ"レベルに保持す
るための、例えばトランジスタ等からなる電気的スイッ
チである。これらの回路４０、４１ａ、４１ｂ、４２
ａ、４２ｂ、４３、４４が、外部電源が接続および切り
離しされる際にそれぞれ全ての制御信号を所定の期間、
非アクティブ状態にするための強制制御手段を構成す
る。その他の部分は基本的に従来のものと同じであり、
その説明を省略する。
【００２０】次に動作について説明する。例えば揮発性
半導体記憶素子５ａにデータ書き込み中に外部電源が切
れた場合の各信号のタイムチャートを図５に示す。時刻
Ｔ１で外部電源が切れると外部電源線１０の電源電圧Ｖ
ccが降下し始める。そして時刻Ｔ２で電源電圧Ｖccが所
定値以下になったことを電源制御回路１が検出すると、
リセット信号１８(ＲＳＴ)が“Ｌ"レベルから“Ｈ"レベ
ルに立ち上がる。エッジパルスジェネレータ４０はリセ
ット信号１８(ＲＳＴ)のレベルが変化すると、その出力
信号(ＲＳＴＰ)が所定の期間“Ｈ"レベルになる。すな
わち所定の長さの“Ｈ"レベルのパルスを発生する。こ
のエッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)
が“Ｈ"レベルの間、非アクティブ信号生成回路４１
ａ、４１ｂ、４２ａ、４２ｂ、４３、４４はオン状態に
なり、それぞれ接続された制御信号線２１ａ、２１ｂ、
２２ａ、２２ｂ、２３、２４をバックアップのある内部
電源線１７に接続するため、上記各制御信号をそれぞれ
“Ｈ"レベルにする。これにより、上述の実施例１の回
路と同様に、記憶素子４ａ、４ｂ、５ａ、５ｂは全て非
アクティブの状態になる。従って従来のような誤書き込
みが発生することはない。
半導体記憶素子５ａにデータ書き込み中に外部電源が切
れた場合の各信号のタイムチャートを図５に示す。時刻
Ｔ１で外部電源が切れると外部電源線１０の電源電圧Ｖ
ccが降下し始める。そして時刻Ｔ２で電源電圧Ｖccが所
定値以下になったことを電源制御回路１が検出すると、
リセット信号１８(ＲＳＴ)が“Ｌ"レベルから“Ｈ"レベ
ルに立ち上がる。エッジパルスジェネレータ４０はリセ
ット信号１８(ＲＳＴ)のレベルが変化すると、その出力
信号(ＲＳＴＰ)が所定の期間“Ｈ"レベルになる。すな
わち所定の長さの“Ｈ"レベルのパルスを発生する。こ
のエッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)
が“Ｈ"レベルの間、非アクティブ信号生成回路４１
ａ、４１ｂ、４２ａ、４２ｂ、４３、４４はオン状態に
なり、それぞれ接続された制御信号線２１ａ、２１ｂ、
２２ａ、２２ｂ、２３、２４をバックアップのある内部
電源線１７に接続するため、上記各制御信号をそれぞれ
“Ｈ"レベルにする。これにより、上述の実施例１の回
路と同様に、記憶素子４ａ、４ｂ、５ａ、５ｂは全て非
アクティブの状態になる。従って従来のような誤書き込
みが発生することはない。
【００２１】そして所定の時間が経過後、時刻Ｔ３でエ
ッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)が
“Ｌ"レベルに戻ると、非アクティブ信号生成回路４１
ａ、４１ｂ、４２ａ、４２ｂ、４３、４４はオフ状態に
なる。この時、揮発性半導体記憶素子５ａ、５ｂへのメ
モリチップイネーブル信号２２ａ、２２ｂ(ＭＣＥバ
ー)、およびメモリライトイネーブル信号２４(ＭＷＥバ
ー)はすでに“Ｈ"レベルにあるので、その後はプルアッ
プ抵抗２６ａ、２６ｂ、２８によりそれぞれ“Ｈ"レベ
ルに保持される。また、バックアップの無い外部電源線
１０にそれぞれプルアップ抵抗２５ａ、２５ｂ、２７を
介して接続された不揮発性半導体記憶素子４ａ、４ｂへ
のメモリチップイネーブル信号２１ａ、２１ｂ(ＭＣＥ
バー)、およびメモリアウトプットイネーブル信号２３
(ＭＯＥバー)はその後は徐々に“Ｌ"レベルに下がる。
ッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)が
“Ｌ"レベルに戻ると、非アクティブ信号生成回路４１
ａ、４１ｂ、４２ａ、４２ｂ、４３、４４はオフ状態に
なる。この時、揮発性半導体記憶素子５ａ、５ｂへのメ
モリチップイネーブル信号２２ａ、２２ｂ(ＭＣＥバ
ー)、およびメモリライトイネーブル信号２４(ＭＷＥバ
ー)はすでに“Ｈ"レベルにあるので、その後はプルアッ
プ抵抗２６ａ、２６ｂ、２８によりそれぞれ“Ｈ"レベ
ルに保持される。また、バックアップの無い外部電源線
１０にそれぞれプルアップ抵抗２５ａ、２５ｂ、２７を
介して接続された不揮発性半導体記憶素子４ａ、４ｂへ
のメモリチップイネーブル信号２１ａ、２１ｂ(ＭＣＥ
バー)、およびメモリアウトプットイネーブル信号２３
(ＭＯＥバー)はその後は徐々に“Ｌ"レベルに下がる。
【００２２】次にカードが外部装置から切り離されてい
る状態から外部装置に接続され、外部電源が外部電源線
に接続される場合の動作について説明する。図６にはこ
の場合の各信号の状態を示すタイムチャートを示す。例
えば時刻Ｔ１でカードが外部装置に接続され、外部電源
が外部電源線１０に接続されると、外部電源線１０の電
源電圧Ｖccが上昇し始める。同時に外部装置からのカー
ドイネーブ信号１３(ＣＥバー)、アウトプットイネーブ
ル信号１５(ＯＥバー)およびライトイネーブル信号１６
(ＷＥバー)は、接続後の初期状態では記憶素子を非アク
ティブ状態にするために“Ｌ"レベルから“Ｈ"レベルに
上昇する。そして時刻Ｔ２で電源電圧Ｖccが所定値以上
(但しこの所定値とは図２での所定値とは異なる)になっ
たことを電源制御回路１が検出すると、リセット信号１
８が“Ｈ"レベルから“Ｌ"レベルに立ち下がる。エッジ
パルスジェネレータ４０はリセット信号１８(ＲＳＴ)の
レベルが変化したことにより所定の長さの“Ｈ"レベル
のパルスを出力信号(ＲＳＴＰ)として発生する。このエ
ッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)が
“Ｈ"レベルの間、非アクティブ信号生成回路４１ａ、
４１ｂ、４２ａ、４２ｂ、４３、４４はオン状態にな
り、それぞれ接続された制御信号２１ａ、２１ｂ、２２
ａ、２２ｂ、２３、２４を“Ｈ"レベルにする。これに
より、上述の外部電源が切れた場合と同様に、記憶素子
４ａ、４ｂ、５ａ、５ｂは全て非アクティブの状態にな
る。従ってデータバス２０におけるデータの競合が起こ
ることはない。
る状態から外部装置に接続され、外部電源が外部電源線
に接続される場合の動作について説明する。図６にはこ
の場合の各信号の状態を示すタイムチャートを示す。例
えば時刻Ｔ１でカードが外部装置に接続され、外部電源
が外部電源線１０に接続されると、外部電源線１０の電
源電圧Ｖccが上昇し始める。同時に外部装置からのカー
ドイネーブ信号１３(ＣＥバー)、アウトプットイネーブ
ル信号１５(ＯＥバー)およびライトイネーブル信号１６
(ＷＥバー)は、接続後の初期状態では記憶素子を非アク
ティブ状態にするために“Ｌ"レベルから“Ｈ"レベルに
上昇する。そして時刻Ｔ２で電源電圧Ｖccが所定値以上
(但しこの所定値とは図２での所定値とは異なる)になっ
たことを電源制御回路１が検出すると、リセット信号１
８が“Ｈ"レベルから“Ｌ"レベルに立ち下がる。エッジ
パルスジェネレータ４０はリセット信号１８(ＲＳＴ)の
レベルが変化したことにより所定の長さの“Ｈ"レベル
のパルスを出力信号(ＲＳＴＰ)として発生する。このエ
ッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)が
“Ｈ"レベルの間、非アクティブ信号生成回路４１ａ、
４１ｂ、４２ａ、４２ｂ、４３、４４はオン状態にな
り、それぞれ接続された制御信号２１ａ、２１ｂ、２２
ａ、２２ｂ、２３、２４を“Ｈ"レベルにする。これに
より、上述の外部電源が切れた場合と同様に、記憶素子
４ａ、４ｂ、５ａ、５ｂは全て非アクティブの状態にな
る。従ってデータバス２０におけるデータの競合が起こ
ることはない。
【００２３】そして所定の時間が経過後、時刻Ｔ３でエ
ッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)が
“Ｌ"レベルに戻ると、非アクティブ信号発生回路４１
ａ、４１ｂ、４２ａ、４２ｂ、４３、４４は全てオフ状
態になり、以後は各種制御信号およびアドレス信号によ
る制御に従ってデータの書き込みあるいは読み出しが行
われる。従ってエッジパルスジェネレータ４０の出力信
号(ＲＳＴＰ)のパルス幅は、外部装置が接続されてから
これらの制御信号が“Ｌ"レベルから“Ｈ"レベルまで完
全に立ち上がるまでにかかる時間を考慮し、これより長
く設定する必要がある。
ッジパルスジェネレータ４０の出力信号(ＲＳＴＰ)が
“Ｌ"レベルに戻ると、非アクティブ信号発生回路４１
ａ、４１ｂ、４２ａ、４２ｂ、４３、４４は全てオフ状
態になり、以後は各種制御信号およびアドレス信号によ
る制御に従ってデータの書き込みあるいは読み出しが行
われる。従ってエッジパルスジェネレータ４０の出力信
号(ＲＳＴＰ)のパルス幅は、外部装置が接続されてから
これらの制御信号が“Ｌ"レベルから“Ｈ"レベルまで完
全に立ち上がるまでにかかる時間を考慮し、これより長
く設定する必要がある。
【００２４】
【発明の効果】以上のようにこの発明によれば、外部電
源の切り離し時および接続時に各種制御信号を全て所定
期間、強制的に非アクティブ状態にするようにしたた
め、書き込み動作中に外部電源が切り離された場合に発
生する誤書き込み、および外部電源が接続された時に発
生するデータバスでのデータの競合等により生じるデバ
イスの破壊を防止した半導体記憶装置を提供することが
できる等の効果が得られる。また、この発明ではこのよ
うな、各制御信号を強制的に非アクティブ状態にする手
段を半導体記憶装置内に設けたことにより、リーダ／ラ
イタ等の外部装置の構造等を特に変更する必要がなく、
従来と同様の制御信号で制御が行えるため、外部装置は
従来のものがそのまま使用できるため、容易に実施可能
である等の効果も得られる。
源の切り離し時および接続時に各種制御信号を全て所定
期間、強制的に非アクティブ状態にするようにしたた
め、書き込み動作中に外部電源が切り離された場合に発
生する誤書き込み、および外部電源が接続された時に発
生するデータバスでのデータの競合等により生じるデバ
イスの破壊を防止した半導体記憶装置を提供することが
できる等の効果が得られる。また、この発明ではこのよ
うな、各制御信号を強制的に非アクティブ状態にする手
段を半導体記憶装置内に設けたことにより、リーダ／ラ
イタ等の外部装置の構造等を特に変更する必要がなく、
従来と同様の制御信号で制御が行えるため、外部装置は
従来のものがそのまま使用できるため、容易に実施可能
である等の効果も得られる。
【図１】この発明の一実施例による半導体記憶装置の回
路図である。
路図である。
【図２】図１の半導体記憶装置における外部電源が切り
離された時の各信号の状態を示すタイミングチャート図
である。
離された時の各信号の状態を示すタイミングチャート図
である。
【図３】図１の半導体記憶装置における外部電源が接続
された時の各信号の状態を示すタイミングチャート図で
ある。
された時の各信号の状態を示すタイミングチャート図で
ある。
【図４】この発明の他の実施例による半導体記憶装置の
回路図である。
回路図である。
【図５】図４の半導体記憶装置における外部電源が切り
離された時の各信号の状態を示すタイミングチャート図
である。
離された時の各信号の状態を示すタイミングチャート図
である。
【図６】図４の半導体記憶装置における外部電源が接続
された時の各信号の状態を示すタイミングチャート図で
ある。
された時の各信号の状態を示すタイミングチャート図で
ある。
【図７】従来の半導体記憶装置の回路図である。
【図８】図７の半導体記憶装置における外部電源が切り
離された時の各信号の状態を示すタイミングチャート図
である。
離された時の各信号の状態を示すタイミングチャート図
である。
１ 電源制御回路 ２ アドレスデコーダ ３ アドレスバスバッファ ４ａ 不揮発性半導体記憶素子 ４ｂ 不揮発性半導体記憶素子 ５ａ 揮発性半導体記憶素子 ５ｂ 揮発性半導体記憶素子 ６ａ トライステートバッファ ６ｂ トライステートバッファ ７ａ トライステートバッファ ７ｂ トライステートバッファ ８ トライステートバッファ ９ トライステートバッファ １０ 外部電源線 １１ グランド線 １２ａ 上位アドレス信号線(Ａ０) １２ｂ 上記アドレス信号線(Ａ１) １３ カードイネーブル信号線(ＣＥバー) １４ アドレスバス(ＡＤＤ) １５ アウトプットイネーブル信号線(ＯＥバー) １６ ライトイネーブル信号線(ＷＥバー) １７ 内部電源線 １８ リセット信号線(ＲＳＴ) １９ 内部アドレスバス ２０ データバス(ＤＡＴＡ) ２１ａ メモリチップイネーブル信号線(ＭＣＥバー) ２１ｂ メモリチップイネーブル信号線(ＭＣＥバー) ２２ａ メモリチップイネーブル信号線(ＭＣＥバー) ２２ｂ メモリチップイネーブル信号線(ＭＣＥバー) ２３ メモリアウトプットイネーブル信号線(ＭＯＥ
バー) ２４ メモリライトイネーブル信号線(ＭＷＥバー) ２５ａ プルアップ抵抗 ２５ｂ プルアップ抵抗 ２６ａ プルアップ抵抗 ２６ｂ プルアップ抵抗 ２７ プルアップ抵抗 ２８ プルアップ抵抗 ２９ 内部電源 ３０ ディレイ回路 ３１ 第１リセット信号制御回路 ３２ 第２リセット信号制御回路 ３３ カードイネーブル信号制御回路 ３４ アウトプットイネーブル信号制御回路 ３５ ライトイネーブル信号制御回路 ４０ エッジパルスジェネレータ ４１ａ 非アクティブ信号生成回路 ４１ｂ 非アクティブ信号生成回路 ４２ａ 非アクティブ信号生成回路 ４２ｂ 非アクティブ信号生成回路 ４３ 非アクティブ信号生成回路 ４４ 非アクティブ信号生成回路
バー) ２４ メモリライトイネーブル信号線(ＭＷＥバー) ２５ａ プルアップ抵抗 ２５ｂ プルアップ抵抗 ２６ａ プルアップ抵抗 ２６ｂ プルアップ抵抗 ２７ プルアップ抵抗 ２８ プルアップ抵抗 ２９ 内部電源 ３０ ディレイ回路 ３１ 第１リセット信号制御回路 ３２ 第２リセット信号制御回路 ３３ カードイネーブル信号制御回路 ３４ アウトプットイネーブル信号制御回路 ３５ ライトイネーブル信号制御回路 ４０ エッジパルスジェネレータ ４１ａ 非アクティブ信号生成回路 ４１ｂ 非アクティブ信号生成回路 ４２ａ 非アクティブ信号生成回路 ４２ｂ 非アクティブ信号生成回路 ４３ 非アクティブ信号生成回路 ４４ 非アクティブ信号生成回路
Claims (2)
- 【請求項１】 外部装置に着脱可能に接続され、上記外
部装置の電源である外部電源から電力の供給を受けると
共に、外部装置からの各種制御信号に従ってデータの書
き込みおよび読み出しが行われる半導体記憶装置であっ
て、 不揮発性半導体記憶素子および揮発性半導体記憶素子を
含む記憶手段と、 この記憶手段へのデータの入出力を行うデータバスと、 上記記憶手段へのデータの書き込みおよび読み出しを制
御するための上記各種制御信号のための各種制御信号線
を含む制御手段と、 上記記憶手段のアドレスを設定するためのアドレス手段
と、 データバックアップ用の内部電源と、 電源電圧を検出し、上記外部装置に接続されている時に
は上記外部電源から電力供給を受け、外部装置が切り離
された時には上記内部電源から電力供給を受けるように
上記外部電源と内部電源とを切り換えて接続すると共
に、いずれの電源が接続されているかを示すリセット信
号を発生する電源制御手段と、上記各種制御信号線にそれぞれ挿入されると共に上記電
源制御手段に接続され、 上記リセット信号に従って上記
外部電源が接続されていない時に上記各種制御信号線を
ハイインピーダンス状態にする手段と、上記各種制御信号線を上記外部電源から供給されている
電力電位または内部電源に接続して ハイインピーダンス
状態の時のレベルをそれぞれ決定するプルアップ抵抗群
と、上記各種制御信号線に挿入されると共に上記電源制御手
段に接続され、 上記電源制御手段のリセット信号に従っ
て、上記外部電源が接続される時および切り離される時
にそれぞれ、所定時間の間、上記各種制御信号線の全て
を強制的に非アクティブ状態にする強制制御手段と、 を備えた半導体記憶装置。 - 【請求項２】 上記プルアップ抵抗群が、上記不揮発性
半導体記憶素子への制御信号線を上記外部電源から供給
されている電力電位に接続し残りの制御信号線を上記内
部電源に接続して、上記外部電源が切り離されて上記所
定時間が経過後は上記不揮発性半導体記憶素子へは電力
を必要とする制御信号を与えないよう にしたことを特徴
とする請求項１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238421A JP2744738B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体記憶装置 |
| US08/115,704 US5577195A (en) | 1992-09-07 | 1993-09-03 | Semiconductor data storage device with means for protecting data upon external power supply connection and disconnection |
| DE4330131A DE4330131C2 (de) | 1992-09-07 | 1993-09-06 | Halbleiter-Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238421A JP2744738B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689377A JPH0689377A (ja) | 1994-03-29 |
| JP2744738B2 true JP2744738B2 (ja) | 1998-04-28 |
Family
ID=17029961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238421A Expired - Lifetime JP2744738B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5577195A (ja) |
| JP (1) | JP2744738B2 (ja) |
| DE (1) | DE4330131C2 (ja) |
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| DE19604045A1 (de) * | 1996-02-05 | 1997-08-07 | Siemens Ag | Vorrichtung zum Verarbeiten und Speichern von Daten |
| FR2752993B1 (fr) * | 1996-08-27 | 1998-12-04 | Sgs Thomson Microelectronics | Dispositif de protection de donnees memorisees utilisant un circuit de temporisation |
| JPH10260912A (ja) * | 1997-03-17 | 1998-09-29 | Mitsubishi Electric Corp | メモリカード |
| JP2000003424A (ja) * | 1998-04-17 | 2000-01-07 | Hitachi Ltd | メモリ内容移行制御部を備えたｉｃカ―ド及びｉｃカ―ドのデ―タ記憶方法 |
| DE19901984A1 (de) * | 1999-01-20 | 2000-08-31 | Anatoli Stobbe | System zur automatischen Identifikation von wenigstens einem Transponder in einem elektromagnetischen Feld einer Basisstation |
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| KR100395770B1 (ko) * | 2001-05-23 | 2003-08-21 | 삼성전자주식회사 | 시스템의 부트-업 메모리로서 사용 가능한 불휘발성플래시 메모리 장치 및 그의 동작 방법 |
| JP2003240652A (ja) * | 2002-02-15 | 2003-08-27 | Denso Corp | 出力補正回路内蔵型半導体センサ及びトーションバー式トルクセンサ |
| KR100495657B1 (ko) * | 2002-05-03 | 2005-06-16 | 삼성전자주식회사 | 복수의 통신 모드들을 갖는 집적 회로 장치 및 그것의동작 방법 |
| US20040030850A1 (en) * | 2002-08-07 | 2004-02-12 | Gunter Plappert | Data preservation |
| US7318170B2 (en) * | 2004-07-09 | 2008-01-08 | Spyder Navigations, Llc | Protection of non-volatile memory component against data corruption due to physical shock |
| KR100833512B1 (ko) | 2006-12-08 | 2008-05-29 | 한국전자통신연구원 | 태그의 센싱 데이터 저장 장치 및 그 방법 |
| US7962787B2 (en) * | 2008-01-29 | 2011-06-14 | Robert Bosch Gmbh | System and method for preserving processor memory during power loss |
| TWI438632B (zh) * | 2011-04-14 | 2014-05-21 | Mstar Semiconductor Inc | 記憶體之控制方法及控制器 |
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| JPS56136054A (en) * | 1980-03-26 | 1981-10-23 | Hitachi Ltd | Function assigning circuit |
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPS5990279A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | インタ−フエ−ス回路 |
| US4528459A (en) * | 1983-06-10 | 1985-07-09 | Rockwell International Corporation | Battery backup power switch |
| JPS61163655A (ja) * | 1985-01-14 | 1986-07-24 | Toshiba Corp | 相補型半導体集積回路 |
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| JPH0254494A (ja) * | 1988-08-18 | 1990-02-23 | Tokyo Electric Co Ltd | Ｒａｍ制御回路 |
| US5237699A (en) * | 1988-08-31 | 1993-08-17 | Dallas Semiconductor Corp. | Nonvolatile microprocessor with predetermined state on power-down |
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| US5300765A (en) * | 1990-03-19 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Memory card with latch-up protection |
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-
1992
- 1992-09-07 JP JP4238421A patent/JP2744738B2/ja not_active Expired - Lifetime
-
1993
- 1993-09-03 US US08/115,704 patent/US5577195A/en not_active Expired - Fee Related
- 1993-09-06 DE DE4330131A patent/DE4330131C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4330131C2 (de) | 1997-09-25 |
| US5577195A (en) | 1996-11-19 |
| JPH0689377A (ja) | 1994-03-29 |
| DE4330131A1 (de) | 1994-03-10 |
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