KR880004480Y1 - 버스 타이밍 보정회로 - Google Patents

Abstract

내용 없음.

Description

버스 타이밍 보정회로

제1도는 종래의 버스타이밍 회로.

제2도는 제1도에 도시된 버스타이밍 회로에 대한 타이밍챠트.

제3도는 본 고안에 따른 버스타이밍 보정회로.

제4도 및 제5도는 제3도에 도시된 본 고안의 버스타이밍 보정회로에 대한 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1 : 마이크로프로세서 D₁~Dn, 5,6,7 : 디코더

E : 클록신호 Q : Q클록신호

~,,~,~

: 디코더의 출력신호

R/: 기록/독출신호

본 고안은 버스타이밍 보정회로에 관한 것으로, 특히 마이크로프로세서(예컨데M6809)를 이용한 마이크로컴퓨터에서 여러 레벨디코딩을 위해 많은 디코딩회로를 사용할 경우에 발생하게 된는 타이밍폴트(timing fault)를 방지할 수 있도록 함과 더불어 여러 계열(예컨데 모토롤라 계열, 인텔계열)의 주변IC를 함께 사용할 수 있도록 해주는 버스타이밍 보정회로에 관한 것이다.

제1도는 종래의 버스타이밍 회로를 도시해 놓은 도면으로 마이크로프로세서(1:M6809)에 여러개의 디코더(D1~Dn)가 직렬로 결합되어 있는바, 여기서 Q클록신호(Q) 및 E클록신호(E)는 보통 M6809 마이크로프로세서에서만 사용되는 것으로서, Q클록신호(Q)는 E클록신호(E)보다 통상 1/4주기가 앞선 클록이고(제2도에 도시), 디코더(D1~Dn)는 통상의 디코더에 대략 15ns의 지연시간을 갖는 것이며, 또 데이터버스(도시되지 않음)는 Q클록신호(Q)의 하강(Falling edge)에서 유효하게 되고, 어드레스버스(도시되지 않음)는 Q클록신호(Q)의 상승점에서 유효하게 된다.

따라서, 데이터를 기록할 경우에는 [기록/독출신호(R/)가 로우레벨] 제2도에 도시된 바와 같이 Q클록신호(Q)가 하이레벨로 됨과 동시에 어드레스버스상으로 소정 어드레스가 출력되게 되고, 이어 상기 Q클록신호(Q)가 로우레벨로 되는 순간 데이터버스상으로 데이터가 출력되어 상기 어드레스 출력에 의해 지정된 주변IC에 데이터가 입력되게 된다.

그러나, 제1도에 도시된 바와 같이 여러 레벨조정을 위해 많은 디코더회로를 사용하거나 또는 여러계통 예컨데 모토롤라계열의 IC와 인텔계열의 IC를 함께 사용하게 될 경우에는 다음과 같은 문제점이 생기게 된다.

즉, 각 디코더는 소정의 자연시간을 갖고 있고, 또 주변 IC에 있어서 모토롤라계열의 IC는 E클록신호(E)가 로우레벨로 되는 시점(falling edge)에서 이네이블되게 되고, 인텔계열의 IC는 칩선택회로(Chip Select)신호가 하이레벨로 되는 시점(rising edge)에서 이네이블 되게 되는바, 이 때문에 디코더(D1~Dn)에 접속된 주변IC(도시되지 않음)가 인텔계열의 IC일 경우에는 제n번째 디코더(Dn)에 접속된 IC에는 그 앞단에 설치된 디코더에 의한 지연시간에 의해 그 출력신호(칩이네이블신호)()가 마이크로프로세서(1)에 의한 데이터전송이 종료된 후에 하이레벨로 상승하게 됨으로써 데이터가 입력되지 못하게 되고, 또 주변 IC가 모토롤라계열일 경우에는 E클록신호(E)가 로우레벨로 강하되는 시점에서 디코더(D1.D2)의 출력신호(,)가 하이레벨상태로 있기 때문에 디코더(D1,D2)에 접속된 주변 IC에는 데이터가 입력되지 못하게 된다. 즉, 타이밍폴트가 생기게 된다.

이에 본 고안은 상기한 문제점을 해결하기 위해 안출된 것으로, M6809 마이크로프로세서를 사용한 마이크로컴퓨터에서 디코딩회로에 의한 타이밍지연에 의해 발생되는 타이밍폴트를 방지해 줌과 더불어 여러계열의 주변IC를 함께 사용할 수 있도록 해 주는 버스타이밍 보정회로를 제공함에 그 목적이 있다.

제3도에는 상기한 목적을 실현하기 위한 본 고안에 따른 회로구성을 도시해 놓은 회로도로, 제3도에 도시된 바와 같이 본 고안은 마이크로프로세서(1)에 낸드게이트(NAND2)와 낸드게이트(NAND3)가 연결되고, 낸드게이트(NAND2)와 낸드게이트(NAND3)에는 제1 디코더(5), 제2 디코더(6) 및 마이크로프로세서(1: M6809)의 주변 IC(I : 인텔계열)가 연결되며, 제2 디코더(6)의 이네블신호단자()와 상기 마이크로프로세서(1)에는 낸드게이트(NAND4)(NAND5)와 저항(R2)(R3)으로 구성된 플립플롭회로가 연결되고, 이 플립플롭회로에는 제3 디코더(7)가 연결되며, 이 제3 디코더(7)에 마이크로프로세서(1)의 주변 IC(M : 모토롤라계열)가 연겨된 구조로 되어 있다.

단, 여기서 상기 낸드게이트(NAND2~NAND5)는 컬렉터개방상태, 즉 낸드게이트(NAND2,NAND3)출력측의 접속점에서 그 전위를 고려해 볼때 상기 낸드게이트(NAND2,NAND3)의 출력레벨이 모두 하이레벨이면 그 접속점이 하이레벨상태로 되고, 상기 낸드게이트(NAND2,NAND3)중 어느 하나라도 로우레벨일 경우에는 전원전압(5V)이 저항(R1)을 통해서 그 로우레벨로 된 낸드게이트의 출력측으로 흐르게 됨으로써 그 접속점의 전위는 로우레벨로 되는 상태이고, 또 디코더(7)는 이네이블단자(E3)에 하이레벨이 입력될 때 이네이블되는 것이다.

이하, 상기한 구성으로 된 본 고안에 따른 회로에 동작을 제4도 및 제5도에 도시된 타이밍챠트를 참조해서 설명한다.

제4도는 인텔계열의 주변IC(I)에 데이타를 입력시키는 동작을 설명하기 위한 타이밍챠트로, 우선 A점에서는 나이크로프로세서(1)에서 출력된 기록/독출신호(R/)는 로우레벨로 낸드게이트(NAND2)의한 단자에 입력되고, 낸드게이트(NAND2)의 다른 한 단자에는 로우레벨 E클록신호(E)가 입력되므로 낸드게이트(NAND2)의 출력단으로 하이레벨이 출력됨과 더불어, 낸드게이트(NAND3)의 한 단에는 하이레벨의 Q클록신호(Q) (이 A점에서 어드레스버스가 유효하게 된다)가 입력되고, 낸드게이트(NAND3)의 다른 한 단자에는 +5V의 하이레벨신호가 입력되므로 낸드게이트(NAND3)의 출력측에는 로우레벨이 출력되어 전원전압(5V)이 저항(R1)을 통해서 낸드게이트(NAND3)의 출력측으로 흐르게 됨으로써 제1 디코드(5)의 이네이블단자()에 로우레벨이 입력되어 제1 디코드(5)는 이네이블되게 된다. 이에 따라 제1 디코드(5)의 출력신호(: 혼동을 피하기 위해 각 디코더의 출력 신호와 그 출력신호가 출력되게 되는 단자에 대한 도면번호를 혼용해서 사용한다)는 제4도에 도시된 바와같이 소정시간(15ns) 지연후 로우레벨로 되게 되고, 이어 이 로우레벨신호가 제2 디코더(6)의 이네이블단자()에 입력되므로 예컨데 제2 디코더(6)의 출력신호()도 소정시간이 지난 후 로우레벨로 되게 된다[여기서. 디코더가 이네이블상태로 되게 되면 그때 이네이블상태로 된 디코더에 입력되는 어드레스 입력에 의해 그 다른 출력단자(예컨데~)의 레벨이 결정되게 됨으로서 어드레스에 따라 주변IC의 동작여부를 결정하게 된다].

한편, 제4도의 파형도 B점에서의 동작을 설명하면, 마이크로프로세서(1)로 부터 로우레벨의 기록/독출신호(R/)와 하이레벨 E클록신호(E)가 출력됨에 따라 낸드게이트(NAND2)의 출력은 하이레벨로 되는 한편, 하이레벨의 Q클록신호(Q)와 5V의 전원전압이 낸드게이트(NAND3)에 입력되어 낸드게이트(NAND3)의 출력단자로부터 로우레벨신호가 출력되게 되므로 이때도 상기와 마찬가지로 제1 디코더(5)와 제2 디코더(6)가 이네이블상태로 되게 됨으로써 제2 디코더(6)의 출력단()으로 부터는 계속 로울벨신호가 출력되게 된다.

또한, 제4도의 C점에서의 동작을 설명하면, 마이크로프로세서(1)로부터 로우레벨의 기록/독출신호(R/)와 하이레벨의 E클록신호(E)가 출력되므로 낸드게이트(NAND2)로부터 하이레벨이 출력되는 한편, Q클록신호(Q)가 로우레벨이 되어 낸드게이트(NAND3)의 출력도 하이레벨로 되게 됨으로써 이때는 제1 디코더(5)의 이네이블 단자()에 하이레벨이 입력되어 제1 디코더(5)가 디저블(disable)상태로 되게 도다. 따라서 제1디코더(5)의 출력단자()로부터 소정시간의 지연휴에 하이레벨이 출력되게 되고, 이어 제2 디코더(6)도 디저블상태로 되게 됨으로써 그 출력레벨도 로우레벨에서 하이레벨로 상승하게 된다.

즉, 상기와 같이 디코더(5, 6)의 출력레벨이 로우레벨에서 하이레벨로 상승하게 됨으로써 인텔계열의 주변IC(I)에 데이터가 입력되게 되는데, 이때는 제2도에 도시된 종래예의 타이밍챠트와는 달리 마이크로프로세서(1)로부터 데이터가 출력되는 시점과 거의 동일하게 디코더(5, 6)의 출력신호가 하이레벨로 상승하여 데이터를 입력시키게 된다.

더욱이, 제4도에 도시된 바와 같이 디코더(5)의 레벨상승지점이 마이크로프로세서(1)에서 데이터가 출력되는 시점과 거의 동기화되어 제4도에 도시된 디코더 출력신호의 빗금친 부분만큼 여유(최소 250ns)가 생기게 됨으로써 여러개(예컨데 15개)의 디코더회로를 거쳐 시간지연된 신호가 출력되더라도 타이밍폴트를 방지할 수 있게 된다.

한편 제4도의 D점에서의 동작을 설명하면, 마이크로프로세서(1)로부터 로우레벨의 기록/독출신호(R/)와 로우레벨의 E클록신호(E)가 출력되어 낸드게이트(NAND2)의 출력단이 하이레벨로 되게 되고, 또 로우레벨의 Q클록신호(Q)가 출력되어 낸드게이트(BABD3)의 출력도 하이레벨로 되므로 상기 지코더(5,6)는 상기와 마찬가지로 디저블상태로 유지되게 된다. 즉 디코더(5, 6) 출력은 변하지 않게 된다.

제5도는 모토롤라계열의 주변IC(M)에 데이터를 기록시키는 동작을 설명하기 위한 타이밍챠트로, 우선 A점에서는 제4도에서 설명한 바와 같이 디코더(6)의 출력단자()로부터 하이레벨이 출력되고, 마이크로프로세서(1)로부터 로우레벨의 E클록신호(E)가 출력되므로 낸드게이트(NAND4)로부터 로우레벨이 출력되게 된다.

따라서 전원전압(5V)에 의한 전류가 저항(R2)을 통해서 낸드게이트(NAND4)의 출력측으로 흐르게 됨으로써 이네이블단자(E3)에 하이레벨이 인가될 때 이네이블되도록 되어 있는 제3 디코더(&)는 디저블상태로 있게 된다.

이에따라 상기 제3 디코더(7)로부터 하이레벨이 출력되게 됨으로써 그 제3 디코더(7)에 접속되어 있는 모토롤라계열의 주변IC(M)도 비동작상태로 되게 된다.(모토롤라계열의 IC는 칩선택신호가 로우레벨인 상태하에서 E클록신호(E)가 로우레벨로 강하될 때 데이터를 입력받게 된다).

이어 디코더(6)의 출력단자()로부터 출력되는 신호가 로우레벨로 된후에는 낸드게이트(NAND4)의 출력레벨이 하이레벨로 되어 전원전압(5V)이 디코더(7)의 이네이블단자(E3)에 인가되게 됨으로써 소정시간(15ns)지연후 예컨데 그 출력단자()로부터 로우레벨이 출력되게 된다.

즉, 다시 말하면 디코더(6)의 출력단자()로부터 로우레벨이 출력되게 되면 낸드게이트(NAND4)의 출력이 하이레벨로 되게 됨으로써 디코더(7)는 이네이블상태로 있게 된다. 따라서 디코더(7)는 B점과 C점의 경우도 상기와 동일한 상태로 있게 된다.

다음, 디코더(6)의 출력단자()로부터 하이레벨(C점과 D점의 중간지점)이 출력될 경우에는 이 하이레벨신호가 낸드게이트(NAND4)의 한 입력단으로 입력되게 되지만 이때는 마이크로프로세서(1)로부터 하이레벨의 E클록신호(E)가 출력되어 낸드게이트(NAND5)의 출력측이 로우레벨로 되게 됨으로써 상기 낸드게이트(NAND4)의 출력측전위는 변하지 않게 된다. 즉 디코더(7)는 디스에이블상태로 유지되게 된다.

이어, D점에서의 동작을 설명한다.

D점, 즉E클록신호(E)가 하이레벨에서 로우레벨로 강하되는 시점은 모토롤라계열의 IC에 데이터를 입력시키게 되는바, 이때 낸드게이트(NAND5)에는 로우레벨의 E클록신호(E)가 인가됨에 따라 그 출력레벨이 하이레벨로 되게 된다. 이에 따라 낸드게이트(NAND4)의 두입력이 모두 하이레벨로 되어 그 출력이 로우레벨로 되게 됨으로써 디코더(7)의 이네이블단자(E3)에 로우레벨전압이 인가되게 되는데, 이때 디코더(7)의 출력단자()로부터 출력되는 출력레벨은 소정시간이 지연된 후에 하이레벨로 바뀌게 됨으로써 타이밍폴트없이 안전하게 데이터를 기록할 수 있게 된다.

이상에서 설명한바와 같이 본 고안에 따르면, M6809 마이크로프로세서를 사용한 마이크로컴퓨터에서 디코딩회로에 의한 타이밍지연에 의해 발생되는 타이밍폴트를 방지할 수 있게 됨은 물론 모토롤라계열의 IC와 인텔계열의 IC를 함께 사용할 수 있도록 된 버스 타이밍 보정회로를 실현할 수 있게 된다.

또한 본 고안에 따른 상기 실시예에서는 마이크로프로세서에 의한 데이터기록시에 대해서만 설명했지만, 본 고안은 데이터의 독출시에도 적용할 수 있다,

Claims (1)

1. 마이크로프로세서(1)의 낸드게이트(NAND2)와 낸드게이트(NAND3)가 연결되고, 이 낸드게이트(NAND2)와 낸드게이트(NAND3)에는 제1 디코더(5)가 연결되며, 이 제1 디코더 (5)에는 제2 디코더(6)가 연결되어 인텔계열의 IC(I)의 타이밍폴트를 방지할 수 있도록하고, 상기 제2 디코더(6)의 출력단자()에는 낸드게이트(NAND4)(NAND5)와 저항(R2)(R3)으로 구성된 플립플롭회로가 연결되고, 이 플립플롭회로 출력단에는 제3 디코더(7)를 연결하여 모토롤라계열의 IC(M)에 대한 타이밍 폴트를 방지할 수 있도록 함과 더불어 인텔계열과 모토롤라계열의IC(I)(M)를 함께 사용할 수 있도록 된것을 특징으로 하는 버스타이밍 보정회로.