JP2588528B2 - メモリ実装検出回路 - Google Patents
メモリ実装検出回路Info
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- JP2588528B2 JP2588528B2 JP62110722A JP11072287A JP2588528B2 JP 2588528 B2 JP2588528 B2 JP 2588528B2 JP 62110722 A JP62110722 A JP 62110722A JP 11072287 A JP11072287 A JP 11072287A JP 2588528 B2 JP2588528 B2 JP 2588528B2
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- microprocessor
- ready signal
- data bus
- memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサを使用した電子装置にお
いてオプション的に装着されるメモリが当該電子装置に
装着されているか否かをマイクロプロセッサにより自動
的に判別するメモリ実装検出回路に関する。
いてオプション的に装着されるメモリが当該電子装置に
装着されているか否かをマイクロプロセッサにより自動
的に判別するメモリ実装検出回路に関する。
電子装置を設計する際、コストの低減を目的として例
えばシステムを制御するプログラムの書き込まれたROM
の数を顧客の要求する機能に応じて増減すること（すな
わち基本ROMのほかに要求に応じてオプションROMを装着
して機能を追加すること）が行われている。第６図は基
本ROM20とオプションROM21,22,…がマイクロプロセッサ
１を使用した電子装置にバスを介して接続される状態を
示すもので、この場合、基本ROM20は該電子装置に必ず
装着されているが、オプションROM21,22,…は上記要求
される機能（プログラムの領域）に応じて全く装着され
ないか又は必要な数だ装着される。
えばシステムを制御するプログラムの書き込まれたROM
の数を顧客の要求する機能に応じて増減すること（すな
わち基本ROMのほかに要求に応じてオプションROMを装着
して機能を追加すること）が行われている。第６図は基
本ROM20とオプションROM21,22,…がマイクロプロセッサ
１を使用した電子装置にバスを介して接続される状態を
示すもので、この場合、基本ROM20は該電子装置に必ず
装着されているが、オプションROM21,22,…は上記要求
される機能（プログラムの領域）に応じて全く装着され
ないか又は必要な数だ装着される。
したがって該電子装置への電源投入時において、所定
のプログラムが書込まれている各オプションROM（例え
ば21）が該電子装置に装着されているか否かを自動的に
判別して当該オプションROMに書込まれているプログラ
ムルーチンへジャンプすべきか否か（当該オプションRO
Mが装着されているときにジャンプする）を決定する必
要がある。
のプログラムが書込まれている各オプションROM（例え
ば21）が該電子装置に装着されているか否かを自動的に
判別して当該オプションROMに書込まれているプログラ
ムルーチンへジャンプすべきか否か（当該オプションRO
Mが装着されているときにジャンプする）を決定する必
要がある。
この場合、当該オプションROMが装着されている状態
で当該オプションROMをアクセスする場合には、該オプ
ションROMに対するチップセレクト信号が発生され、所
定のアドレスから所定のデータ（プログラム）を読出す
ことができるが、当該オプションROMが装着されていな
い状態で当該オプションROMをアクセスすると、該オプ
ションROMに対するチップセレクト信号は発せられる
が、当該オプションROMがないことによって、データバ
スはフローティング状態（ハイインピーダンス状態）に
おかれたままとなり、データバスのレベルが確定せず、
上記オプションROMが装着されているか否かを正しく判
別することができなくなるという問題点がある。
で当該オプションROMをアクセスする場合には、該オプ
ションROMに対するチップセレクト信号が発生され、所
定のアドレスから所定のデータ（プログラム）を読出す
ことができるが、当該オプションROMが装着されていな
い状態で当該オプションROMをアクセスすると、該オプ
ションROMに対するチップセレクト信号は発せられる
が、当該オプションROMがないことによって、データバ
スはフローティング状態（ハイインピーダンス状態）に
おかれたままとなり、データバスのレベルが確定せず、
上記オプションROMが装着されているか否かを正しく判
別することができなくなるという問題点がある。
そのため、当該オプションROMのある固定のアドレス
に予め所定のデータ（例えば“0"）を書いておき（例え
ば８ビット分だけすべて“0"のデータを予め書いてお
く）、電源投入直後における該装着状態の自動判別時
に、マイクロプロセッサからの指令によって当該オプシ
ョンROMの所定のアドレスをアクセスして、仮に例えば
すべて“0"のデータが読出されたときには当該オプショ
ンROMが装着されており、それ以外のデータ（上記の場
合“1"）が該マイクロプロセッサに読込まれたときは当
該オプションROMが装着されていないものと自動判別す
ることが考えられている。ここで、当該オプションROM
が装着されていないときに上記“1"のデータ（ハイレベ
ルのデータ）が読込まれるようにするためには、該フロ
ーティング状態におかれたデータバスのレベルをハイレ
ベルにするためには所定のプルアップ抵抗が該データバ
スに接続される。
に予め所定のデータ（例えば“0"）を書いておき（例え
ば８ビット分だけすべて“0"のデータを予め書いてお
く）、電源投入直後における該装着状態の自動判別時
に、マイクロプロセッサからの指令によって当該オプシ
ョンROMの所定のアドレスをアクセスして、仮に例えば
すべて“0"のデータが読出されたときには当該オプショ
ンROMが装着されており、それ以外のデータ（上記の場
合“1"）が該マイクロプロセッサに読込まれたときは当
該オプションROMが装着されていないものと自動判別す
ることが考えられている。ここで、当該オプションROM
が装着されていないときに上記“1"のデータ（ハイレベ
ルのデータ）が読込まれるようにするためには、該フロ
ーティング状態におかれたデータバスのレベルをハイレ
ベルにするためには所定のプルアップ抵抗が該データバ
スに接続される。
しかしながら、例えば該オプションROMのアクセス時
間が200ns（ナノセカンド）であるとしたときに、該200
ns以内に該データバスのレベルがハイレベルになるよう
にするためには、該プルアップ抵抗の抵抗値を十分低く
する必要があるが、このような低い抵抗を接続すること
は該データバスに接続されているROMやRAMの負荷となり
好ましくないという問題点がある。
間が200ns（ナノセカンド）であるとしたときに、該200
ns以内に該データバスのレベルがハイレベルになるよう
にするためには、該プルアップ抵抗の抵抗値を十分低く
する必要があるが、このような低い抵抗を接続すること
は該データバスに接続されているROMやRAMの負荷となり
好ましくないという問題点がある。
そのため該プルアップ抵抗として例えば10KΩ（キロ
オーム）程度の高抵抗を使用したとすると、バスの浮遊
容量が100PF（ピコファラッド）であるとして、該デー
タバスのレベルがロウレベルからハイレベルに向う（該
浮遊容量が充電される）ときの立上り時定数は、τ＝10
×103×100×10-12＝10-6＝１μｓ（マイクロセカン
ド）となり、上記アクセス時間（200ns）に比してかな
り大きな値となる。
オーム）程度の高抵抗を使用したとすると、バスの浮遊
容量が100PF（ピコファラッド）であるとして、該デー
タバスのレベルがロウレベルからハイレベルに向う（該
浮遊容量が充電される）ときの立上り時定数は、τ＝10
×103×100×10-12＝10-6＝１μｓ（マイクロセカン
ド）となり、上記アクセス時間（200ns）に比してかな
り大きな値となる。
したがってかかる電源投入直後における該装着状態の
自動判別時にも通常のバスサイクルを基準にして該デー
タバスのレベルを読込むようにすると、該データバスの
レベルがハイレベルになる前に（未だフローティング状
態のときに）該データバスのレルを読込んでしまうこと
になり誤動作の原因となる。第５図は、上述した現象を
説明するためのタイミング図であって、現実に装着され
ているオプションROMのデータを読出している場合に
は、所定のバスサイクル（その変り目がS1,S2,S3で示さ
れる）終了前に所定の読出しデータ（ハイレベル又はロ
ウレベル）が正しく読出されるが、上述した電源投入後
の自動判別時に、現実に装着されていないオプションRO
Mをアクセスした場合には、該データバスがフローティ
ング状態となり、通常のバスサイクルの変り目S4では該
データバスのレベルが未だ十分ハイレベルとならず、逆
にロウレベルが読込まれる可能性があり、誤った判別を
する可能性がある。
自動判別時にも通常のバスサイクルを基準にして該デー
タバスのレベルを読込むようにすると、該データバスの
レベルがハイレベルになる前に（未だフローティング状
態のときに）該データバスのレルを読込んでしまうこと
になり誤動作の原因となる。第５図は、上述した現象を
説明するためのタイミング図であって、現実に装着され
ているオプションROMのデータを読出している場合に
は、所定のバスサイクル（その変り目がS1,S2,S3で示さ
れる）終了前に所定の読出しデータ（ハイレベル又はロ
ウレベル）が正しく読出されるが、上述した電源投入後
の自動判別時に、現実に装着されていないオプションRO
Mをアクセスした場合には、該データバスがフローティ
ング状態となり、通常のバスサイクルの変り目S4では該
データバスのレベルが未だ十分ハイレベルとならず、逆
にロウレベルが読込まれる可能性があり、誤った判別を
する可能性がある。
本発明はかかる問題点を解決するためになされたもの
で、上記電源投入後の自動判別時には、マイクロプロセ
ッサの１バスサイクルの終了を制御するためのレディ信
号の出力タイミングを遅らせ（すなわち上記第５図にお
いて上記バスサイクルの変り目S4を該データバスのハイ
レベルが確定するタイミングＳ′４まで遅らせ）、該オ
プションROM非装着時においてハイレベルのデータが確
実に読込まれるようにして、該オプションROMの装着の
有無を正確に判別しうるようにしたものである。
で、上記電源投入後の自動判別時には、マイクロプロセ
ッサの１バスサイクルの終了を制御するためのレディ信
号の出力タイミングを遅らせ（すなわち上記第５図にお
いて上記バスサイクルの変り目S4を該データバスのハイ
レベルが確定するタイミングＳ′４まで遅らせ）、該オ
プションROM非装着時においてハイレベルのデータが確
実に読込まれるようにして、該オプションROMの装着の
有無を正確に判別しうるようにしたものである。
上記問題点を解決するために、本発明においては、マ
イクロプロセッサと、該マイクロプロセッサにデータバ
スを介して接続された基本メモリと、該マイクロプロセ
ッサに該データバスを介して装着自在とされたオプショ
ンメモリと、該オプションメモリが装着されていないフ
ローティング状態においても上記データバスのレベルを
確定するために該データバスに接続されたプルアップ抵
抗と、該マイクロプロセッサからの指令により、電源投
入後において上記オプションメモリの装着状態を自動的
に判別する時および通常動作時にそれぞれ応じて、異な
るディジタルデータが書込まれるディジタル出力回路
と、該ディジタル出力回路からの該ディジタルデータを
受けて、該マイクロプロセッサの１バスサイクルの終了
を制御するためのレディ信号を該マイクロプロセッサに
出力するレディ信号発生回路であって、上記電源投入後
において上記オプションメモリの装着状態を自動的に判
別する時には該レディ信号の出力タイミングを遅らせ、
その後の通常動作時には該レディ信号の出力タイミング
を早めるようにしたレディ信号発生回路と、をそなえる
メモリ実装検出回路が提供される。
イクロプロセッサと、該マイクロプロセッサにデータバ
スを介して接続された基本メモリと、該マイクロプロセ
ッサに該データバスを介して装着自在とされたオプショ
ンメモリと、該オプションメモリが装着されていないフ
ローティング状態においても上記データバスのレベルを
確定するために該データバスに接続されたプルアップ抵
抗と、該マイクロプロセッサからの指令により、電源投
入後において上記オプションメモリの装着状態を自動的
に判別する時および通常動作時にそれぞれ応じて、異な
るディジタルデータが書込まれるディジタル出力回路
と、該ディジタル出力回路からの該ディジタルデータを
受けて、該マイクロプロセッサの１バスサイクルの終了
を制御するためのレディ信号を該マイクロプロセッサに
出力するレディ信号発生回路であって、上記電源投入後
において上記オプションメモリの装着状態を自動的に判
別する時には該レディ信号の出力タイミングを遅らせ、
その後の通常動作時には該レディ信号の出力タイミング
を早めるようにしたレディ信号発生回路と、をそなえる
メモリ実装検出回路が提供される。
上記構成によれば、電源投入直後においてメモリの装
着状態を自動的に判別するときには、該レディ信号の出
力タイミングが遅らされ、したがって当該メモリが装着
されていない場合にも、該データバスのレベル（例えば
ハイレベル）が十分確定した時点で、該マイクロプロセ
ッサによるデータの読込み動作が行われ、当該メモリの
装着の有無が確実に判別される。またその後の通常動作
時には該レディ信号の出力タイミングが早められ、該マ
イクロプロセッサの動作速度が最大限に高められる。
着状態を自動的に判別するときには、該レディ信号の出
力タイミングが遅らされ、したがって当該メモリが装着
されていない場合にも、該データバスのレベル（例えば
ハイレベル）が十分確定した時点で、該マイクロプロセ
ッサによるデータの読込み動作が行われ、当該メモリの
装着の有無が確実に判別される。またその後の通常動作
時には該レディ信号の出力タイミングが早められ、該マ
イクロプロセッサの動作速度が最大限に高められる。
第１図は、本発明にかかるメモリ実装検出回路をそな
えた電子装置の全体構成を示す図であって、１はMPU
（マイクロプロセッサユニット）、20は基本ROM、21は
オプションROMであって、第１図においては１個のみが
示されている。なお25はRAMである。３は該マイクロプ
ロセッサ１からの指令によりオン・オフ（すなわち“1"
又は“0"が書き込まれる）ディジタル出力回路であって
例えばラッチ回路が用いられる。４は該マイクロプロセ
ッサの１バスサイクルの終了（メモリからの読出し又は
メモリへの書込み動作の終了）を制御するためのレディ
信号発生回路であって、該ディジタル出力回路３からの
出力信号を受けて、電源投入後において上記オプション
ROMの装着状態を自動的に判別するとき（該ディジタル
出力回路３の出力信号が例えば“1"であるとき）には該
レディ信号の出力タイミングが遅らされ、一方、通常動
作時（該ディジタル出力回路３の出力信号が例えば“0"
であるとき）には該レディ信号の出力タイミングが早め
られる。５はプルアップ抵抗であって該抵抗５を介して
該データバスが例えば＋5Vの電源に接続される。６はク
ロック発振器であって、該発振器６から出力されるクロ
ック信号はMPU1、レディ信号発生回路４などに供給され
る。なお該レディ信号発生回路４はMPU1から供給される
バスサイクル開始信号によりその動作サイクルが制御さ
れる。７はアドレスデコーダであって該アドレスデコー
ダ７に入力されるアドレス信号に応じて、基本ROM20、
各オプションROM例えば21、RAM25、およびディジタル出
力回路３などにそれぞれチップセレクト信号が選択的に
供給され、所定のチップが選択される。なお該アドレス
デコーダ７から出力される上記各チップセレクト信号は
上記レディ信号発生回路４にも供給される。
えた電子装置の全体構成を示す図であって、１はMPU
（マイクロプロセッサユニット）、20は基本ROM、21は
オプションROMであって、第１図においては１個のみが
示されている。なお25はRAMである。３は該マイクロプ
ロセッサ１からの指令によりオン・オフ（すなわち“1"
又は“0"が書き込まれる）ディジタル出力回路であって
例えばラッチ回路が用いられる。４は該マイクロプロセ
ッサの１バスサイクルの終了（メモリからの読出し又は
メモリへの書込み動作の終了）を制御するためのレディ
信号発生回路であって、該ディジタル出力回路３からの
出力信号を受けて、電源投入後において上記オプション
ROMの装着状態を自動的に判別するとき（該ディジタル
出力回路３の出力信号が例えば“1"であるとき）には該
レディ信号の出力タイミングが遅らされ、一方、通常動
作時（該ディジタル出力回路３の出力信号が例えば“0"
であるとき）には該レディ信号の出力タイミングが早め
られる。５はプルアップ抵抗であって該抵抗５を介して
該データバスが例えば＋5Vの電源に接続される。６はク
ロック発振器であって、該発振器６から出力されるクロ
ック信号はMPU1、レディ信号発生回路４などに供給され
る。なお該レディ信号発生回路４はMPU1から供給される
バスサイクル開始信号によりその動作サイクルが制御さ
れる。７はアドレスデコーダであって該アドレスデコー
ダ７に入力されるアドレス信号に応じて、基本ROM20、
各オプションROM例えば21、RAM25、およびディジタル出
力回路３などにそれぞれチップセレクト信号が選択的に
供給され、所定のチップが選択される。なお該アドレス
デコーダ７から出力される上記各チップセレクト信号は
上記レディ信号発生回路４にも供給される。
第２図は、上記第１図に示される電子装置の動作を示
すタイミング図であって、該MPU1から出力されるバスサ
イクル開始信号とほぼ同じタイミングで該アドレスデコ
ーダ７にアドレス信号が入力され、該アドレスデコーダ
７によりデコードされて、所定のチップ（上記RAM,ROM,
ディジタル出力回路など）に対してチップセレクト信号
が選択的に供給され、該チップセレクト信号により選択
されたチップ（例えば所定のメモリ）からは該メモリに
対するアクセス時間経過後に、該メモリの所定のアドレ
スから所定のデータが読出されてデータバス上にデータ
バス信号として出力される。そして該メモリからのデー
タが読出されるに要する上記アクセス時間に見合うよう
に該レディ信号発生回路４からレディ信号が出力され、
該レディ信号が出力された直後に生ずるクロック信号に
よって該メモリから該データバス上に読出されたデータ
が該マイクロプロセッサ１に読込まれ、該読込み動作の
終了によって当該バスサイクルが終了し、次のバスサイ
クルが開始される。
すタイミング図であって、該MPU1から出力されるバスサ
イクル開始信号とほぼ同じタイミングで該アドレスデコ
ーダ７にアドレス信号が入力され、該アドレスデコーダ
７によりデコードされて、所定のチップ（上記RAM,ROM,
ディジタル出力回路など）に対してチップセレクト信号
が選択的に供給され、該チップセレクト信号により選択
されたチップ（例えば所定のメモリ）からは該メモリに
対するアクセス時間経過後に、該メモリの所定のアドレ
スから所定のデータが読出されてデータバス上にデータ
バス信号として出力される。そして該メモリからのデー
タが読出されるに要する上記アクセス時間に見合うよう
に該レディ信号発生回路４からレディ信号が出力され、
該レディ信号が出力された直後に生ずるクロック信号に
よって該メモリから該データバス上に読出されたデータ
が該マイクロプロセッサ１に読込まれ、該読込み動作の
終了によって当該バスサイクルが終了し、次のバスサイ
クルが開始される。
第３図は、上記レディ信号発生回路４の１具体例を示
すもので、シフトレジスタ41にはクロック発生器６から
のクロック信号が供給され、所定のクロック信号が入力
される毎に順次入力されたクロック数（１〜ｎ）に対応
する出力端子Q1乃至Qnから所定のハイレベル信号が出力
される。なおMPU1から供給されるバスサイクル開始信号
によって上記シフトレジスタの動作サイクルが制御され
る。なお41′はシフトデータ入力端子である。
すもので、シフトレジスタ41にはクロック発生器６から
のクロック信号が供給され、所定のクロック信号が入力
される毎に順次入力されたクロック数（１〜ｎ）に対応
する出力端子Q1乃至Qnから所定のハイレベル信号が出力
される。なおMPU1から供給されるバスサイクル開始信号
によって上記シフトレジスタの動作サイクルが制御され
る。なお41′はシフトデータ入力端子である。
そして電源投入後の上記装着状態の自動判別時（ディ
ジタル出力回路３の出力信号がハイレベルの時）に所定
のROMに対するチップセレクト信号がハイレベルになっ
たときは、該シフトレジスタへの入力クロック数がｎに
なったときQn＝１となりはじめてアンドゲート42が開き
オアゲート46を介してレディ信号が出力される。（すな
わちレディ信号の出力タイミングが遅らされる。） 一方、通常動作時（ディジタル出力回路３の出力信号
がロウレベルの時）に所定のROMに対するチップセレク
ト信号がハイレベルになったときは、該シフトレジスタ
の入力クロック数が例えば１のとき（Q1＝１になったと
き）直ちにアンドゲート43が開き（47は該ロウレベルの
出力信号を反転するインバータである）、オアゲード46
を介してレディ信号が出力される。（すなわちレディ信
号の出力タイミングが早められる。） なお第３図に示される回路においては、例えばRAM25
に対するチップセレクト信号がハイレベルとなったとき
は、該シフトレジスタへの入力クロック数が例えば２に
なったときにQ2＝１となりアンドゲート44、オアゲート
46を介してレディ信号が出力され、またディジタル出力
回路３に対するチップセレクト信号がハイレベルとなっ
たとき（ディジタル出力回路へのデータ書込み時）は、
該シフトレジスタへの入力クロック数が例えば３となっ
たときにQ3＝１となりアンドゲート45、オアゲート46を
介してレディ信号が出力されるように構成されており、
これら各レディ信号の出力タイミングは、上記各ROM,RA
M、およびディジタル出力回路（例えばラッチ回路）に
対する各アクセス時間に応じてそれぞれ所定のタイミン
グに設定される。
ジタル出力回路３の出力信号がハイレベルの時）に所定
のROMに対するチップセレクト信号がハイレベルになっ
たときは、該シフトレジスタへの入力クロック数がｎに
なったときQn＝１となりはじめてアンドゲート42が開き
オアゲート46を介してレディ信号が出力される。（すな
わちレディ信号の出力タイミングが遅らされる。） 一方、通常動作時（ディジタル出力回路３の出力信号
がロウレベルの時）に所定のROMに対するチップセレク
ト信号がハイレベルになったときは、該シフトレジスタ
の入力クロック数が例えば１のとき（Q1＝１になったと
き）直ちにアンドゲート43が開き（47は該ロウレベルの
出力信号を反転するインバータである）、オアゲード46
を介してレディ信号が出力される。（すなわちレディ信
号の出力タイミングが早められる。） なお第３図に示される回路においては、例えばRAM25
に対するチップセレクト信号がハイレベルとなったとき
は、該シフトレジスタへの入力クロック数が例えば２に
なったときにQ2＝１となりアンドゲート44、オアゲート
46を介してレディ信号が出力され、またディジタル出力
回路３に対するチップセレクト信号がハイレベルとなっ
たとき（ディジタル出力回路へのデータ書込み時）は、
該シフトレジスタへの入力クロック数が例えば３となっ
たときにQ3＝１となりアンドゲート45、オアゲート46を
介してレディ信号が出力されるように構成されており、
これら各レディ信号の出力タイミングは、上記各ROM,RA
M、およびディジタル出力回路（例えばラッチ回路）に
対する各アクセス時間に応じてそれぞれ所定のタイミン
グに設定される。
第４図は、上記電源投入後の自動判別時における本発
明回路の動作手順を説明するフローチャートであって、
先ずステップ１において電源が投入されたあと、ステッ
プ２において該マイクロプロセッサ１からの指令により
該ディジタル出力回路３にデータ“1"が書込まれる。こ
のようにしてレディ信号発生回路４からのレディ信号出
力タイミングを遅らせた状態のもとで、ステップ３にお
いて所定のオプションROMにチップセレクト信号を供給
して該オプションROMの所定のアドレスに書き込まれて
いるデータを読出し、ステップ４において該読出された
データがすべて“0"か否かが判定される。そして上述し
たように該読出されたデータがすべて“0"であればステ
ップ５において該オプションROMが装着されているもの
と判別され、一方、ハイレベルのデータ“1"が読込まれ
た場合には、該オプションROMが装着されていないもの
と判別される。その後ステップ７において該ディジタル
出力回路３に“0"が書き込まれて、ステップ８において
通常のルーチンに入り、レディ信号の出力タイミングが
早められる。
明回路の動作手順を説明するフローチャートであって、
先ずステップ１において電源が投入されたあと、ステッ
プ２において該マイクロプロセッサ１からの指令により
該ディジタル出力回路３にデータ“1"が書込まれる。こ
のようにしてレディ信号発生回路４からのレディ信号出
力タイミングを遅らせた状態のもとで、ステップ３にお
いて所定のオプションROMにチップセレクト信号を供給
して該オプションROMの所定のアドレスに書き込まれて
いるデータを読出し、ステップ４において該読出された
データがすべて“0"か否かが判定される。そして上述し
たように該読出されたデータがすべて“0"であればステ
ップ５において該オプションROMが装着されているもの
と判別され、一方、ハイレベルのデータ“1"が読込まれ
た場合には、該オプションROMが装着されていないもの
と判別される。その後ステップ７において該ディジタル
出力回路３に“0"が書き込まれて、ステップ８において
通常のルーチンに入り、レディ信号の出力タイミングが
早められる。
なお上記実施例ではオプションROMの有無の判別につ
いて説明したが、RAMの場合にも一旦、ある所定のアド
レスに“0"の書込み動作を行い、その後該アドレスを読
出したとき、“0"が読出されるか“1"が読出されるかに
より、その装着の有無が自動判別できる。
いて説明したが、RAMの場合にも一旦、ある所定のアド
レスに“0"の書込み動作を行い、その後該アドレスを読
出したとき、“0"が読出されるか“1"が読出されるかに
より、その装着の有無が自動判別できる。
本発明によれば、電源投入後におけるメモリの装着状
態の自動判別時には、レディ信号の出力タイミングを遅
らせて該装着状態の有無を正確に判別し、その後の通常
動作時には、レディ信号の出力タイミングを早めてマイ
クロプロセッサの動作速度を最大限に高めることができ
る。
態の自動判別時には、レディ信号の出力タイミングを遅
らせて該装着状態の有無を正確に判別し、その後の通常
動作時には、レディ信号の出力タイミングを早めてマイ
クロプロセッサの動作速度を最大限に高めることができ
る。
第１図を本発明の１実施例としてのメモリ実装検出回路
をそなえた電子装置の全体構成を示す図、 第２図は、第１図の装置の動作を説明するためのタイミ
ング図、 第３図は第１図の装置におけるレディ信号発生回路の１
具体例を示す図、 第４図は、電源投入後においてメモリの装着状態を自動
的に判別するための処理手順を示すフローチャート、 第５図は、通常動作時と上記電源投入後における自動判
別時におけるデータバスのレベル変化の状態を示す図、 第６図は、マイクロプロセッサをそなえた電子装置に、
基本ROMとオプションROMとが接続される状態を示す図で
ある。 （符号の説明） 1:マイクロプロセッサ、20:基本ROM、21,22,…：オプシ
ョンROM、25:RAM、3:ディジタル出力回路、4:レディ信
号発生回路、5:プルアップ抵抗、6:クロック発振器、7:
アドレスデコーダ。
をそなえた電子装置の全体構成を示す図、 第２図は、第１図の装置の動作を説明するためのタイミ
ング図、 第３図は第１図の装置におけるレディ信号発生回路の１
具体例を示す図、 第４図は、電源投入後においてメモリの装着状態を自動
的に判別するための処理手順を示すフローチャート、 第５図は、通常動作時と上記電源投入後における自動判
別時におけるデータバスのレベル変化の状態を示す図、 第６図は、マイクロプロセッサをそなえた電子装置に、
基本ROMとオプションROMとが接続される状態を示す図で
ある。 （符号の説明） 1:マイクロプロセッサ、20:基本ROM、21,22,…：オプシ
ョンROM、25:RAM、3:ディジタル出力回路、4:レディ信
号発生回路、5:プルアップ抵抗、6:クロック発振器、7:
アドレスデコーダ。
Claims (1)
- 【請求項１】マイクロプロセッサと、 該マイクロプロセッサにデータバスを介して接続された
基本メモリと、 該マイクロプロセッサに該データバスを介して装着自在
とされたオプションメモリと、 該オプションメモリが装着されていないフローティング
状態においても上記データバスのレベルを確定するため
に該データバスに接続されたプルアップ抵抗と、 該マイクロプロセッサからの指令により、電源投入後に
おいて上記オプションメモリの装着状態を自動的に判別
する時および通常動作時にそれぞれ応じて、異なるディ
ジタルデータが書込まれるディジタル出力回路と、 該ディジタル出力回路からの該ディジタルデータを受け
て、該マイクロプロセッサの１バスサイクルの終了を制
御するためのレディ信号を該マイクロプロセッサに出力
するレディ信号発生回路であって、上記電源投入後にお
いて上記オプションメモリの装着状態を自動的に判別す
る時には該レディ信号の出力タイミングを遅らせ、その
後の通常動作時には該レディ信号の出力タイミングを早
めるようにしたレディ信号発生回路と、 をそなえることを特徴とするメモリ実装検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110722A JP2588528B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ実装検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62110722A JP2588528B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ実装検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63276649A JPS63276649A (ja) | 1988-11-14 |
| JP2588528B2 true JP2588528B2 (ja) | 1997-03-05 |
Family
ID=14542829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62110722A Expired - Lifetime JP2588528B2 (ja) | 1987-05-08 | 1987-05-08 | メモリ実装検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588528B2 (ja) |
-
1987
- 1987-05-08 JP JP62110722A patent/JP2588528B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63276649A (ja) | 1988-11-14 |
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