CN111128262B - 存储器电路、电路控制方法、集成电路器件及处理器 - Google Patents

Abstract

本申请提供一种存储器电路、电路控制方法、集成电路器件及处理器，包括：读写相关信号线，逻辑与电路，使能信号发生器、控制器以及执行器；读写相关信号线与对应的逻辑与电路的第一输入端连接，使能信号发生器的输出端和逻辑与电路的第二输入端连接，逻辑与电路的输出端与对应的执行器连接；控制器与使能信号发生器的输入端连接，控制器用于控制使能信号发生器的输出端输出使能信号的时刻。逻辑与电路的其中一个输入端受使能信号发生器的输出端控制，便可以利用使能信号发生器来调节逻辑与电路的输出端的开启或关闭，从而在时钟信号的周期较长时，通过使能信号发生器缩短执行器接收到高电平信号的时长，避免BL被拉得过低，减少功耗。

Description

存储器电路、电路控制方法、集成电路器件及处理器

技术领域

本申请涉及数字电路领域，具体而言，涉及一种存储器电路、电路控制方法、集成电路器件及处理器。

背景技术

现有技术中，字线信号(Word Line Pulse，简称WL)可以由时钟信号CLK的下降沿触发，由CLK的上升沿关断。字线信号在触发的时间段(即WL＝1)内，位线信号(Bit Line，简称BL)被从电源电压VDD往下拉。灵敏放大器可以对位线信号BL与位线反向信号BLB之间的电压差进行放大输出。BL与BLB之间的电压差在100mV左右时，灵敏放大器便可以进行正常工作。

当时钟信号工作在较低的频率时，时钟周期较长，意味着字线信号在触发的时间段较长；在字线信号在触发的时间段内，BL一直被下拉，使得BL有可能被拉到1/2VDD，甚至更低。在字线信号关断时，被下拉的BL需要经充电充回VDD，因此，若BL被下拉得过低，会造成较高的功耗。

发明内容

本申请实施例的目的在于提供一种存储器电路、电路控制方法、集成电路器件及处理器，用以改善现有技术容易造成大量功耗的问题。

第一方面，本申请实施例提供了一种存储器电路，包括读写相关信号线，与所述读写相关信号线对应的逻辑与电路，使能信号发生器、控制器以及执行器；所述读写相关信号线与对应的逻辑与电路的第一输入端连接，所述使能信号发生器的输出端和所述逻辑与电路的第二输入端连接，所述逻辑与电路的输出端与对应的所述执行器连接；所述控制器与所述使能信号发生器的输入端连接，所述控制器用于控制所述使能信号发生器的输出端输出使能信号的时刻。

在上述的实施方式中，读写相关信号线依然受时钟信号的影响，在时钟信号的下降沿处于高电平状态，由于读写相关信号线与逻辑与电路的一个输入端连接，若逻辑与电路的另一个输入端未处于高电平，则逻辑与电路的输出端不会输出高电平；逻辑与电路的另一个输入端受使能信号发生器的输出端控制，便可以利用使能信号发生器来调节逻辑与电路的输出端的开启或关闭，从而在时钟信号的周期较长时，通过使能信号发生器缩短执行器接收到高电平信号的时长，避免BL被拉得过低，减少功耗。

在一个可能的设计中，所述使能信号发生器包括第一反相器、第一逻辑与电路、多个传输门以及与所述多个传输门中的每个传输门分别对应的多个反相器阵列，其中，所述多个反相器阵列中的每个反相器阵列均包括偶数数量个反相器，且多个反相器阵列中两两反相器阵列的反向器数量均不相同；所述多个传输门均与所述控制器连接；所述多个传输门中的每个传输门均与对应的反相器阵列串联，组成多条串联电路；所述多条串联电路并联组成并联电路；所述第一反相器经所述并联电路和所述第一逻辑与电路的第一输入端连接，所述第一反相器直接和所述第一逻辑与电路的第二输入端连接，所述第一逻辑与电路的输出端为所述使能信号发生器的输出端。

在上述的实施方式中，可以通过传输门与偶数数量个反相器组成延时电路，且不同的偶数数量个反相器达到的延时时间不同，控制器可以控制多个传输门中的某一个导通，从而达到合适的延时效果。

在一个可能的设计中，所述多个传输门包括第一传输门、第二传输门、第三传输门以及第四传输门，所述多个反相器阵列包括第一反相器阵列、第二反相器阵列、第三反相器阵列以及第四反相器阵列；所述第一传输门与所述第一反相器阵列串联组成第一串联电路；所述第二传输门与所述第二反相器阵列串联组成第二串联电路；所述第三传输门与所述第三反相器阵列串联组成第三串联电路；所述第四传输门与所述第四反相器阵列串联组成第四串联电路；所述第一串联电路、第二串联电路、第三串联电路以及第四串联电路并联组成并联电路。

在上述的实施方式中，可以包括四个传输门，且每个传输门分别连接对应的反相器阵列，从而使得使能信号发生器可以实现四种时长的延时。可以理解，传输门的个数不应该理解为是对本申请的限制。

在一个可能的设计中，所述读写相关信号线包括多根字线信号线，所述执行器为多个存储单元；所述多根字线信号线中的每根字线信号线与对应的逻辑与电路的第一输入端连接；所述每个逻辑与电路的输出端与多个存储单元中对应的所述存储单元连接。

在上述的实施方式中，多根字线信号线中的每根字线信号线分别与多个存储单元中的每个存储单元相对应，在字线信号线以及使能信号发生器均为高电平时，与存储单元连接的逻辑与电路的输出端才会为高电平，因此，通过控制使能信号发生器输出高电平的时刻便可以控制存储单元工作的时长，从而减少BL的工作时长，减少功耗。

在一个可能的设计中，所述存储器电路还包括字线译码器、灵敏放大器、灵敏使能信号产生器、位线信号线、位线反向信号线以及数据输出器；所述位线信号线以及所述位线反向信号线依次连接多个存储单元中的每个存储单元，且所述位线信号线以及所述位线反向信号线均与所述灵敏放大器连接，所述灵敏放大器与所述数据输出器连接；所述灵敏使能信号产生器与所述灵敏放大器连接，用于产生令所述灵敏放大器工作的使能信号；所述字线译码器与所述多根字线信号线中的每根字线信号线连接。

在一个可能的设计中，所述读写相关信号线包括字线信号线、位线充电信号线或位线MUX信号线中的至少一种。

在上述的实施方式中，读写相关信号线可以为字线信号线、位线充电信号线或位线MUX信号线中的至少一种，读写相关信号线的具体信号线类型不应该理解为是对本申请的限制。任何与SRAM读写相关的信号所在的线路都应纳入本申请的保护范围。

第二方面，本申请实施例提供了一种存储器电路控制方法，应用于上述的存储器电路中，所述方法包括：控制器获取时钟信号的时钟周期时长；所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻。

在上述的实施方式中，控制器可以根据时钟周期时长来对使能信号发生器进行控制，从而控制使能信号发生器输出使能信号的时刻，在时钟信号的时钟周期较长时，通过使能信号发生器延长执行器接收到高电平信号的时刻，减少BL被下拉的时间，从而避免BL被拉得过低，减少功耗。

在一个可能的设计中，所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻，包括：若所述时钟周期时长未超过预设时长，所述控制器控制所述使能信号发生器的输出端处于长时间输出使能信号的状态。

在上述的实施方式中，时钟周期时长未超过预设时长，则表示时钟周期处于频率正常的范围内，此时，控制器可以控制使能信号发生器的输出端长时间输出使能信号，即令逻辑与电路的第二输入端长时间处于高电平状态，使得正常频率情况时，逻辑与电路的导通与否仅与读写相关信号的电平状态有关，从而更好地进行BL工作时长的调节。

在一个可能的设计中，所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻，包括：所述控制器根据所述时钟周期时长获得所述时钟信号的频率；所述控制器根据所述频率落在的目标频率区间，从多个传输门中选择与所述目标频率区间对应的目标传输门，并导通所述目标传输门。

控制器可以计算时钟信号的频率，并且判断频率落在多个频率区间中的哪个频率区间，每个频率区间均可以对应一个待导通的传输门，从而可以更加精确地调节BL工作的时长。

第三方面，本申请实施例提供了一种集成电路器件，包括上述第一方面或第一方面的任一可选的实现方式的存储器电路。

第四方面，本申请实施例提供了一种处理器，包括上述第三方面的集成电路器件。

第五方面，本申请提供一种可读存储介质，该可读存储介质上存储有可执行程序，该可执行程序被处理器运行时执行第二方面或第二方面的任一可选的实现方式所述的方法。

为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术中的存储器电路的部分结构示意图；

图2为现有技术中的存储器电路的部分信号的时序图；

图3为本申请实施例提供的存储器电路的部分结构示意图；

图4示出了图3中使能信号发生器的具体结构的结构示意图；

图5为本申请实施例提供的存储器电路的一种具体实施方式的部分结构示意图；

图6为本申请实施例提供的存储器电路的部分信号灯时序图；

图7示出了本申请实施例提供的存储器电路控制方法的流程示意图。

具体实施方式

在介绍本申请实施例之前，先对现有的技术方案进行简要说明：

请参见图1，现有的存储器电路中包括字线译码器210、多根字线信号线WLE[0]、WLE[1]…WLE[n-1]、WLE[n]、多个存储单元250、灵敏使能信号产生器260、灵敏放大器270、数据输出器280、位线信号线以及位线反向信号线。字线信号线的数量与存储单元250的数量相同，字线信号线与存储单元250一一对应。

请参见图1，字线译码器210连接有多根字线信号线WLE[0]、WLE[1]…WLE[n-1]、WLE[n]，多根字线信号线中的每根分别直接与各自对应的存储单元250连接。位线信号线以及位线反向信号线依次连接多个存储单元250中的每个存储单元250，且位线信号线以及位线反向信号线均与灵敏放大器270连接。灵敏使能信号产生器260与灵敏放大器270连接，灵敏放大器270还与数据输出器280连接。

由于字线信号线直接与对应的存储单元250连接，因此，WLE＝WL，请参见图2，字线译码器210可以向多根字线信号线传输时钟信号CLK，多根字线信号线中的每根字线信号线上的信号WLE可以在CLK为下降沿时由低电平切换为高电平，如图2示出的a1箭头，在CLK为上升沿时由高电平切换为低电平，如图2示出的a2箭头。

存储单元250处于读周期时，在WL为高电平的情况下，图1示出的存储单元250会下拉位线信号线的位线信号BL。位线信号BL被存储单元250从电源电压VDD往下拉。灵敏放大器270可以在接收到灵敏使能信号产生器260产生的使能信号后开始工作：将位线信号BL与位线反向信号BLB之间的电压差进行放大输出，并传递至数据输出器280。BL与BLB之间的电压差在100mV左右时，灵敏放大器270便可以正常工作。

当时钟信号工作在较低的频率时，时钟周期较长，意味着WL为高电平的时间段较长，在WL为高电平的时间段内，BL一直被存储单元250下拉，导致BL有可能被拉到1/2VDD，甚至更低。在WL由高电平切换回低电平时，被下拉的BL需要经充电回到VDD。因此，若BL被下拉得太低，则需要更多的电能把BL充回VDD，造成较高的功耗。

在本申请实施例中，通过在存储器电路中加入逻辑与电路以及同逻辑与电路的其中一个输入端连接的使能信号发生器，实现在时钟信号的周期较长时，通过使能信号发生器延后存储单元接收到高电平信号的时刻，从而缩短存储单元接收到高电平信号的时长，避免BL被拉得过低，减少功耗。下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

请参见图3，图3示出了本申请实施例提供的一种存储器电路，包括读写相关信号线110，与读写信号线对应的逻辑与电路120，使能信号发生器130，控制器140以及执行器150。

读写相关信号线110为与SRAM读写相关的信号所在的线路，读写相关信号线110可以为字线信号线、位线充电信号线或位线MUX信号线中的至少一种，读写相关信号线110的具体信号线类型不应该理解为是对本申请的限制。读写相关信号线110的数量可以为多根L[0]、L[1]...L[n-1]、L[n]，也可以为一根，读写相关信号线110的数量不应该理解为是对本申请的限制。

逻辑与电路120的数量与读写相关信号线110的数量相同，请参见图3，每根读写相关信号线110与对应的逻辑与电路120的第一输入端连接，使能信号发生器130的输出端和多个逻辑与电路120中的每个逻辑与电路120的第二输入端连接。逻辑与电路120的输出端与对应的执行器150连接。

控制器140与使能信号发生器130的输入端连接，所述控制器140用于控制所述使能信号发生器130的输出端输出使能信号的时刻。

在上述的实施方式中，读写相关信号线110依然受时钟信号的影响，在时钟信号的下降沿处由低电平状态转换成高电平状态。由于读写相关信号线110与逻辑与电路120的一个输入端连接，若逻辑与电路120的另一个输入端未处于高电平，则逻辑与电路120的输出端OUT不会输出高电平。

逻辑与电路120的另一个输入端受使能信号发生器130的输出端控制，便可以利用使能信号发生器130来调节逻辑与电路120的输出端的开启或关闭，从而在时钟信号的周期较长时，通过使能信号发生器130延后执行器150接收到高电平信号的时刻，从而缩短执行器150接收到高电平信号的时长，避免BL被拉得过低，减少功耗。

请参见图4，图4示出了使能信号发生器130的具体结构的示意图，使能信号发生器130包括第一反相器131、第一逻辑与电路132、多个传输门以及与多个传输门中的每个传输门分别对应的多个反相器阵列。其中，多个反相器阵列中的每个反相器阵列均包括偶数数量个反相器，且多个反相器阵列中两两反相器阵列的反向器数量均不相同。

多个传输门均与所述控制器连接，控制器可控制每个传输门的导通或关断，多个传输门中的每个传输门均与对应的反相器阵列串联，组成多条串联电路；多条串联电路并联组成并联电路。第一反相器131经上述的并联电路和第一逻辑与电路132的第一输入端连接，第一反相器131直接和第一逻辑与电路132的第二输入端连接，第一逻辑与电路132的输出端为所述使能信号发生器130的输出端。

在一种具体实施方式中，多个传输门包括第一传输门1331、第二传输门1332、第三传输门1333以及第四传输门1334，多个反相器阵列包括第一反相器阵列1341、第二反相器阵列1342、第三反相器阵列1343以及第四反相器阵列1344。第一传输门1331与所述第一反相器阵列1341串联组成第一串联电路；第二传输门1332与所述第二反相器阵列1342串联组成第二串联电路；第三传输门1333与所述第三反相器阵列1343串联组成第三串联电路；第四传输门1334与所述第四反相器阵列1344串联组成第四串联电路。上述的第一串联电路、第二串联电路、第三串联电路以及第四串联电路并联组成并联电路。

可选地，第一反相器阵列1341包括两个串联的反相器，第二反相器阵列1342包括四个串联的反相器，第三反相器阵列1343包括六个串联的反相器，第四反相器阵列1344包括八个串联的反相器。反相器的数量越多，反相器阵列所能延时的时间长度越长，控制器可以控制多个传输门中的某一个传输门导通，从而达到与时钟信号的周期匹配的延时效果。

可选地，在一种具体实施方式中，请参见图5，读写相关信号线包括多根字线信号线，所述执行器为多个存储单元250，存储器电路还包括字线译码器210、灵敏放大器270、灵敏使能信号产生器260、位线信号线、位线反向信号线以及数据输出器280。

多根字线信号线WLE[0]、WLE[1]...WLE[n-1]、WLE[n]中的每根字线信号线与对应的逻辑与电路220的第一输入端连接；使能信号发生器230与多个逻辑与电路220中的每个逻辑与电路220的第二输入端均连接，控制器240控制使能信号发生器230。每个逻辑与电路220的输出端与多个存储单元250中对应的所述存储单元250连接。

位线信号线以及所述位线反向信号线依次连接多个存储单元250中的每个存储单元250，且所述位线信号线以及所述位线反向信号线均与所述灵敏放大器270连接，所述灵敏放大器270与所述数据输出器280连接。

所述灵敏使能信号产生器260与所述灵敏放大器270连接，用于产生令所述灵敏放大器270工作的使能信号，使能信号SAEN为高电平时，灵敏放大器270工作，可选地，灵敏使能信号产生器260的使能信号可以靠时钟信号触发，例如，时钟信号的某一下降沿可以触发WLE由低电平切换为高电平，时钟信号的上述下降沿的下一个上升沿便可以触发使能信号SAEN由低电平切换为高电平。

所述字线译码器210与所述多根字线信号线中的每根字线信号线连接。

本申请实施例提供的存储器电路的控制方法如下：

请参见图7，上述的存储器电路的控制方法包括如下步骤S110至步骤S120：

步骤S110，控制器获取时钟信号的时钟周期时长。

步骤S120，控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻。

控制器可以根据时钟周期时长来对使能信号发生器进行控制，从而控制使能信号发生器输出使能信号的时刻，在时钟信号的时钟周期较长时，通过使能信号发生器延后执行器接收到高电平信号的时刻，减少BL被下拉的时间，从而避免BL被拉得过低，减少功耗。

请参见图5和图6，字线信号线WLE[0]、WLE[1]...WLE[n-1]、WLE[n]中的每根字线信号线依然受时钟信号的影响，在时钟信号的下降沿处，WLE由低电平状态转换为高电平状态。由于逻辑与电路的另一个输入端WL_EN未处于高电平，则逻辑与电路的输出端WL不会输出高电平。在逻辑与电路的两个输入端(即使能信号发生器的输出端WL_EN与字线信号线WLE)均处于高电平时，逻辑与电路的输出端WL才被触发，切换为高电平，如图5示出的b1箭头。时钟信号的下一个上升沿可以同时将WL_EN以及WLE由高电平切换为低电平，如图5示出的b2箭头和b3箭头，因此，WL也被切换为低电平。

逻辑与电路的另一个输入端受使能信号发生器的输出端控制，便可以利用使能信号发生器来调节逻辑与电路的输出端的开启或关闭，从而在时钟信号的周期较长时，通过使能信号发生器延后存储单元接收到高电平信号的时刻，从而缩短存储单元接收到高电平信号的时长，避免BL被拉得过低，减少功耗。

可选地，步骤S120具体包括：控制器根据所述时钟周期时长获得所述时钟信号的频率；所述控制器根据所述频率落在的目标频率区间，从多个传输门中选择与所述目标频率区间对应的目标传输门，并导通所述目标传输门。

例如，不妨设多个频率区间为四个频率区间[A1,A2]、[A2,A3]、[A3,A4]、[A4,A5]，分别对应图4示出的四个传输门，其中，[A1,A2]对应第一传输门，[A2,A3]对应第二传输门，[A3,A4]对应第三传输门，[A4,A5]对应第四传输门。控制器可以根据时钟信号的周期来计算对应的频率，然后根据频率落在的区间来导通四个传输门中对应的传输门；在选择传输门时，可以在频率较低的时候，选择延时时间较长的传输门；在频率较高的时候，选择延时时间较长短的传输门，从而达到降低功耗的目的。

控制器可以计算时钟信号的频率，并且判断频率落在多个频率区间中的哪个频率区间，每个频率区间均可以对应一个待导通的传输门，从而可以更加精确地调节BL工作的时长。

可选地，步骤S120还包括：若所述时钟周期时长未超过预设时长，所述控制器控制所述使能信号发生器的输出端处于长时间输出使能信号的状态。

时钟周期时长未超过预设时长，则表示时钟周期处于频率正常的范围内，此时，控制器可以控制使能信号发生器的输出端长时间输出使能信号，即令逻辑与电路的第二输入端长时间处于高电平状态，使得正常频率情况时，逻辑与电路的导通与否仅与读写相关信号的电平状态有关，从而更好地进行BL工作时长的调节。

本申请实施例所提供的存储器电路控制方法，其实现原理及产生的技术效果和前述存储器电路相同，为简要描述，方法实施例部分未提及之处，可参考前述装置实施例中相应内容。

本申请实施例还提供了一种集成电路器件，该集成电路器件包括基板和设置在该基板上的存储器电路。该基板可以是目前常使用的电路基板，如PCB板等。

本申请实施例还提供了一种至少包括上述集成电路器件的处理器，该处理器可以是通用处理器，如中央处理器(CPU，central processing unit)、图像处理器(GPU，Graphics Processing Unit)、微处理器等；还可以是专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)、现成可编程门阵列(Field Programmable GateArray，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种存储器电路，其特征在于，包括读写相关信号线，与所述读写相关信号线对应的逻辑与电路，使能信号发生器、控制器以及执行器；

所述读写相关信号线与对应的逻辑与电路的第一输入端连接，所述使能信号发生器的输出端和所述逻辑与电路的第二输入端连接，所述逻辑与电路的输出端与对应的所述执行器连接；

所述控制器与所述使能信号发生器的输入端连接，所述控制器用于控制所述使能信号发生器的输出端输出使能信号的时刻，以在时钟信号的周期较长时，通过所述使能信号发生器延后执行器中存储单元接收到高电平信号的时刻。

2.根据权利要求1所述的存储器电路，其特征在于，所述使能信号发生器包括第一反相器、第一逻辑与电路、多个传输门以及与所述多个传输门中的每个传输门分别对应的多个反相器阵列，其中，所述多个反相器阵列中的每个反相器阵列均包括偶数数量个反相器，且多个反相器阵列中两两反相器阵列的反向器数量均不相同；

所述多个传输门均与所述控制器连接；

所述多个传输门中的每个传输门均与对应的反相器阵列串联，组成多条串联电路；

所述多条串联电路并联组成并联电路；

所述第一反相器经所述并联电路和所述第一逻辑与电路的第一输入端连接，所述第一反相器直接和所述第一逻辑与电路的第二输入端连接，所述第一逻辑与电路的输出端为所述使能信号发生器的输出端。

3.根据权利要求2所述的存储器电路，其特征在于，所述多个传输门包括第一传输门、第二传输门、第三传输门以及第四传输门，所述多个反相器阵列包括第一反相器阵列、第二反相器阵列、第三反相器阵列以及第四反相器阵列；

所述第一传输门与所述第一反相器阵列串联组成第一串联电路；

所述第二传输门与所述第二反相器阵列串联组成第二串联电路；

所述第三传输门与所述第三反相器阵列串联组成第三串联电路；

所述第四传输门与所述第四反相器阵列串联组成第四串联电路；

所述第一串联电路、第二串联电路、第三串联电路以及第四串联电路并联组成并联电路。

4.根据权利要求1所述的存储器电路，其特征在于，所述读写相关信号线包括多根字线信号线，所述执行器为多个存储单元；

所述多根字线信号线中的每根字线信号线与对应的逻辑与电路的第一输入端连接；

每个所述逻辑与电路的输出端与多个存储单元中对应的所述存储单元连接。

5.根据权利要求4所述的存储器电路，其特征在于，所述存储器电路还包括字线译码器、灵敏放大器、灵敏使能信号产生器、位线信号线、位线反向信号线以及数据输出器；

所述位线信号线以及所述位线反向信号线依次连接多个存储单元中的每个存储单元，且所述位线信号线以及所述位线反向信号线均与所述灵敏放大器连接，所述灵敏放大器与所述数据输出器连接；

所述灵敏使能信号产生器与所述灵敏放大器连接，用于产生令所述灵敏放大器工作的使能信号；

所述字线译码器与所述多根字线信号线中的每根字线信号线连接。

6.根据权利要求1所述的存储器电路，其特征在于，所述读写相关信号线包括字线信号线、位线充电信号线或位线MUX信号线中的至少一种。

7.一种存储器电路控制方法，其特征在于，应用于权利要求1、4、5、6任一项所述的存储器电路中，所述方法包括：

控制器获取时钟信号的时钟周期时长；

所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻。

8.根据权利要求7所述的方法，其特征在于，所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻，包括：

若所述时钟周期时长未超过预设时长，所述控制器控制所述使能信号发生器的输出端处于长时间输出使能信号的状态。

9.根据权利要求7所述的方法，其特征在于，所述使能信号发生器包括第一反相器、第一逻辑与电路、多个传输门以及与所述多个传输门中的每个传输门分别对应的多个反相器阵列，其中，所述多个反相器阵列中的每个反相器阵列均包括偶数数量个反相器，且多个反相器阵列中两两反相器阵列的反向器数量均不相同；所述多个传输门均与所述控制器连接；所述多个传输门中的每个传输门均与对应的反相器阵列串联，组成多条串联电路；所述多条串联电路并联组成并联电路；所述第一反相器经所述并联电路和所述第一逻辑与电路的第一输入端连接，所述第一反相器直接和所述第一逻辑与电路的第二输入端连接，所述第一逻辑与电路的输出端为所述使能信号发生器的输出端；

所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻，包括：

所述控制器根据所述时钟周期时长获得所述时钟信号的频率；

所述控制器根据所述频率落在的目标频率区间，从多个传输门中选择与所述目标频率区间对应的目标传输门，并导通所述目标传输门。

10.一种集成电路器件，其特征在于，包括：基板和设置在所述基板上的如权利要求1-6中任一项所述的存储器电路。

11.一种处理器，其特征在于，包括：如权利要求10所述的集成电路器件。

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