JPH03205690A

JPH03205690A - メモリアクセス制御装置

Info

Publication number: JPH03205690A
Application number: JP2178883A
Authority: JP
Inventors: Kimio Yamamura; 山村　喜美夫
Original assignee: Hudson Soft Co Ltd
Current assignee: Hudson Soft Co Ltd
Priority date: 1989-07-07
Filing date: 1990-07-06
Publication date: 1991-09-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はＣＰＵの誤動作によるＲＡＭへの誤書き換えを
防止できるメモリアクセス制御装置に関する。

［従来の技術］ＲＡＭ　（ランダムアクセスメモリ）等の揮発性メモリ
は、メモリ内の記憶方式がフリップフロップ（ｆｌｉｐ
　ｆｌｏｐ），あるいは，電気的な静電容量を用いて構
或されているため、電源が切れると初期状態に戻ってし
まい、それまで記憶していた情報が失われる。従って、
再び電源を入れても一度失ってしまった情報は取り戻す
ことができない。これに対して、電源を断ってエネルギ
ーの供給を停止しても、その記憶内容に変化がないもの
を不揮発性メモリといい、例えば、磁気テープ，磁気ド
ラム等がある。これら２種のメモリは、電源が切れた状
態において記憶した情報を保持するか否かの他に、例え
ば、■揮発性メモリは非破壊読み出しであるため、高速
にアクセスを行うことができるが、記憶保持に常に電力
を必要とするため、記憶容量を大きくすると電力消費お
よび発熱等が大きくなると言う問題があり大容量のメモ
リとしては適さない。■不揮発性メモリは記憶保持に電
力を必要としないため大容量のメモリに適しているが、
破壊読み出しを行うため、読み出し（ＲＥＡＤ）の時に
再書込み操作が必要であり高速にアクセスを行うことが
できない等、それぞれ異なる特徴を有している。

一方、高速のアクセスが行え、かつ、電源を断っても記
憶を保持するメモリとして、不揮発性メモリシステムが
ある。不揮発性メモリシステムは、電源断時に電池から
電力を供給することにより、本来、揮発性メモリである
ＲＡＭを不揮発性メモリとして使用するものである。即
ち、システムの動作中は通常の電源から電力を供給し、
システムの電源断時には電池から電力を供給する（バッ
テリ・バックアソプ）ことにより、見かけ上の不揮発性
メモリとしてＲＡＭを使用するようにしたものである。

ところが、バッテリ・バックアップを行うときは、シス
テムの電源断時や電源起動時にまだ電源が正常でない状
態での回路の異常によってメモリに誤書き込みが起こる
と言う問題があり、メモリが不用意に書き込まれないよ
うに保護するため、メモリ・プロテクトを行う必要があ
った。

第７図は、理想的なメモリ・プロテクトを実施した場合
の不揮発性メモリシステムのタイミングチャートを示す
。このシステムでは、電源断時（ｔ１）に電源断検出回
路によっていち早＜ＡＣ電源の低下を検出し（ｔ２）、
ＣＰＵに割込みをかけて異常を知らせる（ｔ３）。ＣＰ
Ｕは電源断の通知を受けると、ＤＣｔ源が規格｛１　（
４．７５Ｖ）以下に低下スル（ｔ５）前に電源割込み処
理を行い、続いてメモリをアクセス制御信号によってノ
ンアクティブ状態（デイセーブル）とし（ｔ４）、メモ
リ・プロテクトを実施する。また、電源起動時は、ＤＣ
ｔ源が規格値以上になった（ｔ，）後にプロテクトを解
除し（ｔ７）、メモリをアクティブ状態とすることによ
り、記憶情報の保証を行う構或である。

〔発明が解決しようとする課題〕

しかし、第７図に示したような理想的なメモリプロテク
トを実施しようとすると、回路構威が複雑になると言う
問題がある。

また、電源の安定．不安定に関わらず、外部から入力さ
れるデータに対してＣＰＵが誤動作を起こすことがある
。例えば、ＣＰＵに汎用パソコンを接続する際に、互換
性のないメーカー或いは機種を接続した場合でも、当該
ＣＰＵにアクセス命令が与えられるとＲＡＭに誤書き換
えが発生する恐れがある。また、テレビゲーム機のＣＰ
Ｕにおいても、プレイヤーの操作によってＲＡＭの誤書
き換えを生じる恐れがある。すなわち、テレビゲ一ム機
には、各プレイヤー毎にゲームの途中経過を記録するた
めのデータセーブ用ＲＡＭが設けられているが、プレイ
ヤーの操作によって他のプレーヤーのデータセーブ用Ｒ
ＡＭをアクティブ状態にすることがあり、それまで保持
されていた他人のデータが書き換えられてしまう。

〔発明の目的〕

本発明は係る点に鑑みて威されたものであり、ＣＰＵの
誤動作、特に電源不安定時に生じる誤動作によるＲＡＭ
への誤書き換えを、簡単な構或で、かつ、確実に防止で
きるメモリアクセス制御装置を提供することを第１の目
的とする。

また、電源の安定，不安定に関わらず、外部から人力さ
れるデータによって生じるＣＰＵの誤動作を防止できる
メモリアクセス制御装置を提供することを第２の目的と
する。

〔課題を解決するための手段〕

本発明は前述した第１の目的を実現するため、ＲＡＭへ
書き込みを行う際に、一連の動作正常信号を所定の手順
に従って出力するＣＰＵと、一連の動作正常信号が所定
の手順に従って出力された場合、ＲＡＭをアクティブ状
態にするイネーブル信号を出力し、所定の手順に従った
動作正常信号が出力されなかった場合、ＲＡＭをノンア
クティブ状態にするデイセーブル信号を出力するゲート
回路を備えている。

即ち、本発明のメモリアクセス制御装置は、ＲＡＭにデ
ータを書き込む時に、ＣＰＵからゲート回路へ所定の手
順で制御信号を送り、ゲート回路からＲＡＭをアクティ
ブ状態にするイネーブル信号を出力することにより、Ｃ
ＰＵの誤動作による書き込み要求（ＲＡＭをアクティブ
状態にするための信号）が出力されてもＲＡＭがアクテ
ィブになるのを防止するようにしたものである。換言す
れば、所定の手順で一連の制御信号（書き込み要求）が
ゲート回路に入力されると言うことは、ＣＰＵが正常な
状態で動作していることを示し、正当な書き込み要求で
あることを示す。また、所定の手順でＣＰＵからゲート
回路へ制御信号が送られなかった場合は、ＣＰＵの異常
時の書き込み要求，あるいは，書き込み終了の信号と判
断してＲＡＭをノンアクティブ状態にするデイセープル
信号を出力するようにしたものである。

本発明のメモリアクセス制御装置は以下の条件を備えて
いる。

（１）　Ｃ　Ｐ　ＵＲＡＭへ書き込みを行う際に、一連の制御信号，を所定
の手順に従って出力する。

所定の手順は、例えば、ＣＰＵのメモリ区間の特定アド
レスに１番目にｒ４８ＨＪの数値が書き込まれたら制御
信号Ａを出力し、続いて２番目にｒ７５ＨＪが書き込ま
れたら制御信号Ｂを出力し、同様に３番目に「８０Ｈ」
が書き込まれたら制御信号Ｃを出力することと定義して
も良く、また、システムクロック信号を用いて、所定の
間隔毎（所定のクロック数毎）に制御信号を所定回数出
力することと定義しても良い。即ち、ＣＰＵから出力さ
れた制御信号が手順通りであることを検証することによ
り、正当な書き込み要求（ＣＰＵの正常状態での書き込
み要求）であると判定する。換言すれば、前記手順はＣ
ＰＵの誤動作によって容易に再現されないものであれば
良《特に限定するものではない。

（２）ゲート回路一連の制御信号の出力が所定の手順に従って出力された
場合、ＲＡＭをアクティブ状態にするイネーブル信号を
出力し、所定の手順に従った信号が出力されなかった場
合、ＲＡＭをノンアクティブ状態にするデイセーブル信
号を出力する。即ち、前述した手順に従って、ＣＰＵか
ら制御信号が出力された場合、正当な書き込み要求であ
ると判定し、ＲＡＭを書き込み可能な状態（アクティブ
状態）に遷移させ、手順に従わない場合は、ＣＰＵが正
常でない状態の書き込み要求，あるいは，書き込み終了
の通知と判断してＲＡＭをノンアクティブ状態に遷移さ
せる。このようにＲＡＭを制御する信号としては、具体
的には、ＣＳ信号（チップ・セレクト信号）を使用する
ことができ、例えば、ＣＳ信号「１」をイネーブル信号
，ＣＳ信号「Ｏ」をディセーブル信号として用いること
ができる。

また、上記第２の目的を実現するため、外部のデータ処
理装置からＣＰＵに対して所定の状態信号を出力し、こ
の状態信号が正規のものである場合に、ＣＰＵから動作
正常信号を所定の手順に従って出力するようにしている
。このような構或により、外部入力装置であるデータ処
理装置からの異常信号によって、ＣＰＵが誤動作を起こ
すことがなくなる。

〔実施例〕

第１図は本発明のメモリアクセス制御装置の一実施例を
示し、所定の手順に従って制御信号を出力するＣＰＵＩ
と、ＣＰＵ１から出力された制御信号を入力し、該制御
信号に基づいて、ＣＳ信号を出力するゲート回路２と、
ＣＳ信号に基づいて、アクティブ状態およびノンアクテ
ィブ状態に遷移するＲＡＭ３と、電源１０（７）ＡＣＩ
ＯＯＶをＤＣ５Ｖに変換する電源回路４と、電源回路４
からシステムに供給されるシステム電圧を監視し、シス
テム電圧が規格値（４．７５Ｖ）以下に低下するとＲＡ
Ｍ３をノンアクティブ状態とする電圧監視回路５と、シ
ステム電源断時のバッテリ・バックアップ用電源６ａと
、ＲＡＭ３と電源回路４および電源６ａの間に設けられ
た２個のダイオード６ｂ．６ｃと、電圧監視回路５の信
号によってオン・オフするスイッチングトランジスタ７
ａおよび抵抗７ｂから構威される。

本実施例のゲート回路２は、第２図に示すように、ＣＰ
ＵＩから制御信号を入力して、カウントおよびリセット
を行うカウンタ２ａと、カウンタ２ａが所定の値「１１
」　（詳細は後述する）の時にＲＡＭ３をアクティブ状
態にするＣＳ信号ｒ１ｊ（イネーブル信号）を出力し、
カウンタ２ａの値が「１ｌ」以外の時はＲＡＭ３をノン
アクティブ状態にするＣＳ信号「Ｏ」　（デイセーブル
信号）を出力するＣＳ信号出力部２ｂから構威される。

以上の構或において、■ＣＰＵＩにおける制御信号出力
の手順，■ＣＰＵＩおよびゲート回路２の状態遷移，■
ＣＳ信号「１」　（イネーブル信号）の出力，■ＣＳ信
号「０」　（ディセーブル信号）の出力の順に動作を説
明する。

■ＣＰＵＩにおける制御信号出力の手順本実施例では、
制御信号出力の手順として、予め定めたデータ（手順デ
ータ）を所定の順序で、ＣＰＵＩ内のメモリ空間の特定
アドレスに転送する方法を用いている。従って、ＣＰＵ
ＩのＲＡＭ３への書き込み要求は、手順データの転送処
理，および，手順データのチェック処理の２つの処理を
介して行われる。

手順データの転送処理は、第３図（ａ）に示すように、
３個の手順データ、’４８Ｈ　Ｊ　，　　ｒ７５Ｈ　Ｊ
　，「８０Ｈ」　（Ｈは１６進数を表わす）を決められ
た順序でＣＰＵＩのメモリ空間の特定アドレスに転送す
る処理であり、この手順データの転送処理が正しく行わ
れることが、ＣＰＵＩが正常な状態であり、かつ、正当
な書き込み要求であることの判定基準となる。

手順データのチェック処理は、手順データの転送処理が
正しく行われているか、換言すれば、ＣＰＵＩが正常な
状態であり、かつ、正当な書き込み要求であるかチェッ
クする処理であり、第３図（ｂ）に示すように、特定ア
ドレスに転送されたデータに基づいて、ゲート回路２の
カウンタ２ａの加算値の出力（制御信号），および．リ
セット信号の出力を行う。この処理は、ＣＰＵＩのメモ
リ空間の特定アドレスに、転送データが転送されると、
処理■から順にチゴック処理を開始し、処理■において
転送データｒ８０ＨＪが入力されると、制御信号「＋１
」を出力して終了する。

■ＣＰＵＩおよびゲート回路２の状態遷移ゲート回路２
は、制御信号の出力が所定の手順に従って出力された場
合、ＲＡＭ３をアクティブ状態にするイネープル信号を
出力し、所定の手順に従った信号が出力されない場合、
ＲＡＭ３をノンアクティブ状態にするデイセーブル信号
を出力する構戒であり、本実施例では、カウンタ２ａお
よびＣＳ信号出力部２ｂから構威されている。

カウンタ２ａはパイナリーカウンタであり、初期値（電
源投入等に基づくリセット信号を入力してリセットした
状Ｂ）が「００」で、制御信号「＋１」を入力する毎に
カウントアップし、ｒＯｌ」．？ｌｏ」，ｒｌｌ」の値
を取り、リセット信号を人力するとｒｏｏＪの初期値に
変わる。

ＣＳ信号出力部２ｂはカウンタ２ａのカウント値を入力
し、カウント値が「ｌ１」の時、ＣＳ信号ｒｌＪ　　（
ＲＡＭ３をアクティブ状態にするイネーブル信号）を出
力し、カウント値が「１ｌ」以外の時、ＣＳ信号ｒ■，
（ＲＡＭ３をノンアクティブ状態にするデイセーブル信
号）を出力する。

第４図は、ＣＰＵＩにおける転送データ（手順データ，
あるいは．手順データ以外の値）とカウンタ２ａのカウ
ント値の関係を示したものである。

カウント値ｒｏｏｒ　　（初期値）の時ＣＰＵＩの特定
アドレスに手順データｒ４８ＨＪが転送されると、手順
データのチェック処理を経てＣＰＵ１から制御信号「＋
１」が出力され、カウンタ２ａのカウント値が「０１」
になる（ステート１）。同様にカウント値「０１」の時
、特定アドレスに手順データｒ７５Ｈｊが転送されると
、制御信号「＋１」が出力され、カウンタ２ａのカウン
ト値が「１０」にカウントアップする（ステート２）。

さらに、カウント値「１０」の時、手順データｒ８０Ｈ
Ｊが転送されると、制御信号「＋ｌ」が出力され、カウ
ント値が「１１」となる（ステート３）。

■ＣＳ信号「１」　（イネーブル信号）の出力第３図（
ａ），　（ｂ），および，第４図を参照して、ＣＳ信号
「１」の出力について説明する。ＣＳ信号「１」はＲＡ
Ｍ３をアクティブ状態にし、ＣＰＵ１からＲＡＭ３への
データの書き込みを可能とする信号であり、ＣＰＵＩが
正常な状ｊｌｉ（安定した電源電圧時）で、かつ、正当
な書き込み要求の場合に出力される。ＣＰＵＩは、手順
データの転送処理によって、ＣＰＵＩ内の特定アドレス
に手順データ’４８ＨＪを転送する。転送されたデータ
がチエ・７ク処理（第３図（ロ）の処理■）を経て、制
御信号「＋１」がカウンタ２ａに出力される。制御信号
「＋１」に基づいて、カウンタ２ａのカウント値は「０
０ｊから「０１」にカウントアップする（ステート１）
。続いて、手順データの転送処理によって、ＣＰＵＩ内
の特定アドレスに手順データｒ７５Ｈ．が転送されると
、第４図に示すように、カウント値は「０１」から「１
０」にカウントアップし（ステート２）、同様に、手順
データ「８０Ｈ」が転送されると、カウント値は「１１
」となる（ステー１３）。ＣＳ信号出力部２ｂはカウン
タ２ａのカウント値が「１１」に達すると、ＣＳ信号「
１」を出力して、ＲＡＭ３をアクティブ状態とする。そ
の後、ＣＰＵＩは所定のアドレスバス，データパス（図
示せず）を介して書き込みデータをＲＡＭ３へ送り、書
き込みを行う。

■ＣＳ信号「０」　（ディセーブル信号）の出力次に、
ＣＳ信号「０」の出力について説明する。

この信号はＲＡＭ３をノンアクティブ状態にする信号で
あり、ＣＰＵＩによる一連の書き込み処理が終了した場
合，および．前述した手順データの転送処理において、
手順データが特定アドレスに転送されない（正当な書き
込み要求がなされない）場合にＣＳ信号出力部２ｂから
出力される。

前述したＣＳ信号「１」の出力によってＲＡＭ３の書き
込み要求が行われ、ＣＰＵＩからＲＡＭ３への一連の書
き込み処理が終了すると、ＣＰＵ？は書き込み処理の終
了に基づいて、処理終了の通知を示すリセット信号を出
力する。この時、カウンタ２ａのカウント値は「ｌ１」
であり、第４図に示すように、この状態で手順データ以
外の転送データを入力すると、カウント値が「００」に
リセットされ、また、「４８Ｈ」のデータが転送される
と、「０１」となってステート１へ戻る。ここでは、リ
セット信号に基づいて、カウンタ２ａのカウント値が「
００」に変わり、ＣＳ信号出力部２ｂはカウント値「０
０」に基づいて、ＣＳ信号「Ｏ」を出力する。

一方、電源起動時および電源断時等の不安定な電源状態
のときにＣＰＵが誤動作して書き込み要求を出力したと
しても、ＣＰＵＩの特定アドレスに一連の手順データが
転送されることがないので、第４図に示したように、カ
ウント値が「１１」になることはない。従って、ＣＳ信
号出力部２ｂからＣＳ信号ｒ■，が出力され、ＲＡＭ３
はノンアクティブ状態を保つので、書き込み要求が誤っ
て出力されてもＲＡＭ３への書き込みは行われない。

また、仮にＣＰＵの誤動作による書き込み要求のデータ
として、手順データと一致するデータ、例えば、ｒ４８
ＨＪが転送されても、続いて、ｒ７５Ｈ」，　　ｒ８０
Ｈ」ノ転送がなければ、ＣＳ信号「１」は出力されない
ため、ＲＡＭ３がアクティブ状態となることはなく、確
実にメモリ・プロテクトが実施される。

第１図の実施例では、「１」のＣＳ信号はスイッチング
トランジスタ７ａがオンの時それを介してＲＡＭ３に与
えられる。スイッチングトランジスタ７ａがオンになる
ためには電源回路４のシステム電圧が４．７５Ｖ以上の
ときであり、電圧監視回路５の「１」の制御信号によっ
てオンになる。一方、システム電圧が４．７５Ｖ以下に
なると、スイッチングトランジスタ７ａがオフになるた
めゲート回路２の信号は遮断される。従って、２重のプ
ロテクトが得られる。しかし、電圧監視回路５およびス
イソチングトランジスタ７ａは省略しても本発明の目的
は達せられる。

本実施例では、ゲート回路２をカウンタ２ａおよびＣＳ
信号出力部２ｂによって構威したが、特に、これに限定
するものではなく、例えば、それぞれ異なる制御信号に
よって開閉するスイッチを直列に並べ、これらのスイッ
チが全部閉じた状態でＣＳ信号ｒ１，を出力する構威と
しても良い。また、手順データのチェック処理をゲート
回路２で行う構或とし、ＣＰＵＩから手順データをゲー
ト回路２に転送する方法でも良い。

また、上記実施例のメモリアクセス制御装置に、外部の
データ処理装置を接続したときの誤動作からプロテクト
する機能を付加しても良い。すなわち、第５図に示され
ているように、入出力装置２２に接続されたデータ処理
装置２０からＣＰＵ１にあるデータが入力された場合に
、当該データが正規のものである場合にのみ、上述した
手順データを出力するような構戒にする。

例えば、データ処理装置２０として汎用パソコンを用い
た場合には、パソコン２０をＣＰＵＩに接続した場合に
、このパソコン２０からＣＰＵＩが状態信号を人力する
。この状態信号に基づき、パソコン２０がＣＰＵ１と互
換性を有する機種であるか否かをＣＰＵＩにおいて判断
し、状態信号が正規の場合（パソコン２０が互換性があ
る場合）に上述した手順データを出刀する。この場合、
ＣＰＵＩはアクセス命令を同時に入力している。

また、ゲーム用パソコンにおいて、上述したＣＰＵＩ，
ゲート回路２，ＲＡＭ３を第６図に示されている構威と
する。すなわち、ＣＰＵＩ内にゲームのプレイヤーを特
定するＩＤコードに対応するデータが記憶されたメモリ
３０と、入力されたＩ’　Ｄ信号とメモリ３０内のデー
タとを比較する演算回路（ＡＬＵ）３１とを備えるとと
もに、ゲート回路２及びＲＡＭ３を各ＩＤコード毎に３
２ａ，３２ｂ，３２ｃ，３２ｄの複数のゲート回路と、
３３ａ，３３ｂ，３３ｃ，３３ｄの複数の記憶領域に分
割する。そして、入出力装置２２からデータ処理装置２
０を介してＣＰＵＩにＩＤｉ号が入力された時に、演算
回路３１においてＩＤ信号がメモリ３０に登録されてい
るか否かを判断し、登録されているものと一致した場合
に対応するゲ一Ｆ回路２に上述した手順信号を出力する
。この場合の手順信号は、各ＲＡＭ領域３３ａ〜３３ｄ
毎に同一のものであっても、異なるものであっても差し
支えない。これによってプレイヤー毎のデータが他のプ
レイヤーによって破壊されるのを防止することができる
。このとき、手順信号が各プレイヤー毎に異なっていれ
ば、プロテクトがより一層確実になる。

〔発明の効果〕

以上説明したように、本発明のメモリアクセス制御装置
は、ＲＡＭへ書き込みを行う際に、制御信号を所定の手
順に従って出力するＣＰＵと、制御信号の出力が所定の
手順と一致した場合、ＲＡＭをアクティブ状態にするイ
ネープル信号を出力し、所定の手順の制御信号が出力さ
れない場合、ＲＡＭをノンアクティブ状態にするデイセ
ーブル信号を出力するゲート回路を備えたため、電源起
動時および電源断時等の不安定な電源状態よって起こる
ＣＰＵの誤動作，および，その他の原因によって生じる
誤動作による誤書き換えを、簡単な構成で、かつ、確実
に防止できる。

【図面の簡単な説明】

第１図は本発明のメモリアクセス制御装置の一実施例を
示す図。第２図はゲート回路を説明する図。第３図（ａ
）は手順データの転送処理を示す図。第３図（ｂ）は手順データのチェック処理を示す図。第４図は転送データとアップダウンカウンタのカウント
値の関係を説明する図。第５図は第１図に示した実施例
の変形例を示すブロック図。第６図は第５図の具体例の
構或を示すブロック図。第７図は理想的なメモリ・プロ
テクトを実施した場合の不揮発性メモリシステムのタイ
ミングチャートを示す図。符号の説明１　−−−−−−−−−Ｃ　Ｐ　Ｕ２　（３２ａ，３２ｂ，３２ｃ，３２ｄ）２　ａ−−−
−−−−−一カウンタ２ｂ−−一−一・一・一・−ＣＳ信号出力部３　（３３
ａ，３３ｂ，３３ｃ，３３ｄ）ゲート回路ＲＡＭ４　−一−−−・−・一・電源回路５　−−−−−−−−−−一電圧監視回路６ａ・−一一
一−一・−バッテリ・バックアップ用電源６ｂ，６ｃ−
・−−−−−・・−ダイオード７ａ−　・−・−スイッ
チングトランジスタ７ａ７ｂ・−・一・−−一−一抵抗１０−・−・−・−・電源２０・一−−一−−−一−−データ処理装置２２・・・
−・・−・・・・入出力装置３０−・−−−一−−−メ
モリ３ｔ−−一一・一・一演算回路

Claims

【特許請求の範囲】

（１）電源断時に電池から電力を供給（バッテリ・バッ
クアップ）することにより、不揮発性メモリとして使用
されるＲＡＭ（ランダムアクセスメモリ）のアクセス制
御を行うメモリアクセス制御装置において、前記ＲＡＭへ書き込みを行う際に、動作正常信号を所定
の手順に従って出力するＣＰＵと、前記動作正常信号の
出力が前記所定の手順に従って出力された場合、前記Ｒ
ＡＭをアクティブ状態にするイネーブル信号を出力し、
前記動作正常信号が前記所定の手順に従って出力されな
い場合、前記ＲＡＭをノンアクティブ状態にするデイセ
ーブル信号を出力するゲート回路を備えたことを特徴と
するメモリアクセス制御装置。
（２）電源断時に電池から電力を供給（バッテリ・バッ
クアップ）することにより、不揮発性メモリとして使用
されるＲＡＭ（ランダムアクセスメモリ）のアクセス制
御を行うメモリアクセス制御装置において、所定の状態信号を出力するデータ処理装置と、前記デー
タ処理装置からの状態信号が正規のものである場合に、
動作正常信号を所定の手順に従って出力するＣＰＵと、前記動作正常信号の出力が前記所定の手順に従って出力
された場合、前記ＲＡＭをアクティブ状態にするイネー
ブル信号を出力し、前記動作正常信号が前記所定の手順
に従って出力されない場合、前記ＲＡＭをノンアクティ
ブ状態にするデイセーブル信号を出力するゲート回路と
を備えたことを特徴とするメモリアクセス制御装置。
（３）前記データ処理装置は、前記ＣＰＵとの接続互換
性を表す接続信号を前記状態信号として出力するもので
あることを特徴とする特許請求の範囲第２項記載のメモ
リアクセス制御装置。
（４）前記データ処理装置は、オペレータを特定するＩ
Ｄ信号を前記状態信号として出力するものであることを
特徴とする特許請求の範囲第２項記載のメモリアクセス
制御装置。
（５）前記ＲＡＭは、前記オペレータに対応した記憶領
域を有し、前記ＩＤ信号に基づいて対応する記憶領域を
アクティブにされることを特徴とする特許請求の範囲第
４項記載のメモリアクセス制御装置。