JPH0695971A - データ保存回路 - Google Patents

Abstract

(57)【要約】 【目的】 暴走時においてもバックアップ用ＲＡＭに誤
書込みされることを防止し、バックアップ用ＲＡＭに確
実にデータを保存することのできるデータ保存回路及び
そのデータ保存回路を備えたゲーム機を提供する。 【構成】 アドレスデコーダ２１から出力されるバック
アップチップセレクト信号２１ｆをアンドゲート３０を
介してバックアップ用ＲＡＭ２０へ供給し、前記アンド
ゲード３０を開くために許可回路３１及び暴走検出回路
４１の出力を用いる。許可回路３１はＣＰＵ２２から所
定のＩＤ信号が供給されたのみ許可信号３１ａを出力す
る。また、暴走検出回路４１はアクセスパターンとリー
ド／ライト信号とに矛盾が生じたときに暴走検出信号４
１ａを出力する。アンドゲート３０は、暴走検出信号４
１ａと許可信号３１ａの組み合わせによりバックアップ
チップセレクト信号２１ｆのバックアップ用ＲＡＭ２０
への供給を阻止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ保存回路、特に
バックアップ用ＲＡＭに記憶されているデータを誤書込
みによる破壊から確実に防止し、確実にデータを保存す
ることのできるデータ保存回路及びそれを備えたゲーム
機に関する。

【０００２】

【従来の技術】従来、テレビゲーム機は、複数のプログ
ラムＲＯＭあるいはゲーム用プログラムが内蔵されてい
るカセットから読み出されるプログラムをアドレスデコ
ーダのチップセレクト信号によって選択し、所望の処理
作用を行う。そして、アドレスデコーダは所定のプログ
ラムを内蔵する複数のプログラムＲＯＭをチップセレク
ト信号によって選択すると共に、任意時期に現在実行さ
れている状態あるいはゲームの結果等のデータをそのま
ま保存するために、バックアップ用のＲＡＭを選択し、
セーブ信号の入力時にバックアップチップセレクト信号
を出力してその時点におけるデータを保存することがで
きる。従って、テレビゲーム機において、ロールプレイ
ングゲーム等のようにゲームの途中の状態あるいはゲー
ムの結果（スコア）を確実に記憶しておくことが可能で
ある。

【０００３】図４には従来におけるテレビゲーム機の回
路構成が概略的に示されている。

【０００４】図において、それぞれ異なるゲームプログ
ラム等を搭載し、テレビゲーム機本体あるいはカセット
カートリッジに取り付けて使用するカセットに搭載され
た４個のプログラムＲＯＭ１１，１２，１３，１４とワ
ーク用ＲＡＭ１９が設けられ、また、これらのＲＯＭ１
１〜１４、ワーク用ＲＡＭ１９とは別個にバックアップ
用ＲＡＭ２０が設けられている。

【０００５】前記４個のプログラムＲＯＭ１１〜１４、
ワーク用ＲＡＭ１９及びバックアップ用ＲＡＭ２０を選
択的に切替えるためにアドレスデコーダ２１が設けられ
ており、それぞれチップセレクト信号２１ａ，２１ｂ，
２１ｃ，２１ｄ，２１ｅにより各プログラムＲＯＭ１１
〜１４、ワーク用ＲＡＭ１９を任意に選択的に切替え、
また所定のセーブ信号入力時にバックアップチップセレ
クト信号２１ｆを出力してバックアップ用ＲＡＭ２０を
イネーブルとする。

【０００６】アドレスデコーダ２１に所望のアドレス信
号を供給し、また各ＲＯＭ１１〜１４、ワーク用ＲＡＭ
１９及びバックアップ用ＲＡＭ２０に所定のアドレス信
号を供給するためにＣＰＵ２２が設けられており、従来
例によればアドレスデコーダ２１に４ビットのアドレス
信号が、また各ＲＯＭ１１〜１４、ワーク用ＲＡＭ１９
及びバックアップ用ＲＡＭ２０には８ビットのアドレス
信号が供給される。ＣＰＵ２２には周知のごとくデータ
記憶用のＲＡＭ２３が接続され、またＩ／Ｏコントロー
ラ２４を介してジョイスティック２５からの入力信号が
ＣＰＵ２２へ供給され、更に演算処理結果は映像コント
ローラ２６を介してＣＲＴ２７に表示されている。

【０００７】従って、従来においては、ジョイスティッ
ク２５からの使用者による入力信号あるいはＣＰＵ２２
が独自に出力したセーブ信号に基づいて、テレビゲーム
機１０は、アドレスデコーダ２１からのバックアップチ
ップセレクト信号２１ｆによってバックアップ用ＲＡＭ
２０を選択し、それまでの処理内容をその都度保存する
ことができる。

【０００８】また、プログラムＲＯＭ１１〜１４に内蔵
されているゲームプログラムに潜在したバグ、テレビゲ
ーム機１０への衝撃等その他の理由によってＣＰＵによ
るシステム実行中に暴走が生じることがあり得る。

【０００９】従来において、このような暴走発生時に所
定の処置を施し、あるいはシステムのリセットを行うた
めにウォッチドッグタイマが設けられており、予め定め
られた期間毎にリセット信号がウォッチドッグタイマに
送られない場合には暴走と判断して所定のリセット処理
を行う。

【００１０】

【発明が解決しようとする課題】しかしながら、前述し
た従来のテレビゲーム機１０においては、セーブ信号の
入力時に無条件でバックアップ用ＲＡＭ２０が選択され
て、そのときの状態あるいは結果が保存されるので、テ
レビゲーム機１０のシステムに暴走が生じたときにアド
レスデコーダ２１からはその暴走によってバックアップ
チップセレクト信号２１ｆが偶然出力されてしまう場合
が生じ、このときにバックアップ用ＲＡＭ２０には誤っ
たデータが保存されてしまうという問題があった。

【００１１】これにより、保存されているゲームの途中
の状態等が破壊されてしまい、ゲーム機あるいはそのゲ
ーム機で使用されるプログラムの信頼性が低下してしま
うという問題があった。

【００１２】特に、保存が必要とされるデータは書込み
頻度が少なく、前記暴走時等に容易にデータを消失して
しまうと重大な損失を受けることが多く、従来において
この暴走時における誤書込みの防止が大きな課題となっ
ていた。

【００１３】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、暴走時においてもバックアップ
用ＲＡＭに誤書込みされることを防止し、バックアップ
用ＲＡＭに確実にデータを保存することのできるデータ
保存回路及びそのデータ保存回路を備えたゲーム機を提
供することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明におけるデータ保存回路は、ＣＰＵから供給
されるアドレス信号に基づいて複数のプログラムＲＯＭ
及びバックアップ用ＲＡＭを選択的に切替えるアドレス
デコーダを有するデータ保存回路において、アドレスデ
コーダからバックアップ用ＲＡＭにバックアップチップ
セレクト信号が供給されることを所定のアドレス信号の
印加時にのみ許可する許可回路と、前記アドレスデコー
ダからのチップセレクト信号と前記プログラムＲＯＭの
リード／ライト信号とを演算する論理演算回路を含み、
前記プログラムＲＯＭのアクセスパターンとリード／ラ
イト信号とが矛盾したときに暴走検出信号を出力するＣ
ＰＵの暴走検出回路とを設けたことを特徴とする。

【００１５】また、本発明におけるゲーム機は、上記デ
ータ保存回路を備えたことを特徴とする。

【００１６】

【作用】従って、本発明によれば、ＣＰＵの暴走検出回
路を設けたことにより、暴走が発生したとしても、アド
レスデコーダの暴走時に特有な乱れたチップセレクト信
号をリード／ライト信号の状態と比較して、両者間に生
じた矛盾を用いて暴走検出を確実に行うことができるの
で、暴走時におけるバックアップＲＡＭの誤書込みを確
実に防止することが可能となる。

【００１７】また、暴走以外の原因においても、許可回
路は特定のアドレス信号の印加時にのみバックアップ作
用を許可するので、バックアップ用ＲＡＭへの誤書込み
を確実に防止し、許可された時のみデータを保存するこ
とが可能となる。

【００１８】

【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。

【００１９】図１には本発明に係るゲーム機におけるデ
ータ保存回路が示される。なお、前述した従来の図４に
示した装置構成と同一又は対応部材には同一符号を付し
て説明を省略する。

【００２０】本発明において特徴的なことは、アドレス
デコーダ２１のバックアップチップセレクト信号２１ｆ
がアンドゲート３０を介してバックアップ用ＲＡＭ２０
に供給されることであり、このアンドゲート３０はデー
タ保存回路を形成する許可回路３１及び暴走検出回路４
１からの信号出力の有無の組み合わせにより暴走が生じ
ていないことを確認して開かれることである。これによ
り、アンドゲート３０を開くために許可回路３１及び暴
走検出回路４１を用いることでバックアップ用ＲＡＭ２
０への誤書込みを確実に防止しデータを保存することが
できる。

【００２１】以下、本実施例におけるデータ保存回路の
動作を説明する。

【００２２】データ保存回路を形成する暴走検出回路４
１は、チップセレクト信号２１ａ〜２１ｄとリード信号
４１ｂ及びライト信号４１ｃの相関をとって、メモリの
アクセスパターンとリード／ライト信号とに矛盾が生じ
たときに暴走検出を行う。

【００２３】図２は、図１の一部を抽出し、暴走検出回
路４１の回路構成の詳細を示している。以下、図１、２
に基づき、暴走検出回路４１の作用を説明する。

【００２４】図２において、アクセスパターンとリード
／ライト信号の比較は２種類の比較を含み、第１の比較
は前記チップセレクト信号２１ａ〜２１ｄの全てが入力
されるノアゲイト４２とリード信号ＲＤ若しくはライト
信号ＷＲのいずれかを検出するオアゲイト４３そして前
記ノアゲイト４２とオアゲイト４３との論理積をとるア
ンドゲート４４を含む。従って、この第１の暴走検出に
よれば、リード／ライト信号が出力されているときに
は、少なくともアドレスデコーダ２１はいずれかの外部
メモリを選択をしているはずであり、チップセレクト信
号２１ａ〜２１ｄのいずれかが選ばれているはずであ
る。

【００２５】従って、もしリード信号ＲＤ又はライト信
号ＷＲのいずれか少なくとも一方が出力されているとき
に、前記チップセレクト信号２１ａ〜２１ｄがいずれも
出力されていない場合には、これを暴走であると判定す
ることができる。すなわち、このような状態はデコード
されていない領域に対してアクセスされている場合であ
り、このアクセスパターンとリード／ライト信号の出力
とはまったく矛盾するからであり、このような矛盾が生
じている場合には殆どこれを暴走と判断してよい。

【００２６】本実施例における第２の暴走検出は、プロ
グラムＲＯＭ１１がチップセレクト信号２１ａで選ばれ
る場合、このチップセレクト信号２１ａとライト信号Ｗ
Ｒとをアンドゲート４５によって論理演算する。すなわ
ち、プログラムＲＯＭ１１を選択する２１ａが出力され
ている場合には、リード信号ＲＤが出力されることは当
然であるがライト信号ＷＲが出力されることはなく、こ
の両者が共に出力されているのはアクセスパターンとラ
イト信号ＷＲとの矛盾と判断され、これは殆どの場合暴
走に起因する。従って、アンドゲート４５の出力は暴走
検出信号４１ａとして用いることができる。

【００２７】このようにして、本実施例における暴走検
出回路４１によれば、２個の暴走検出を行い、両アンド
ゲート４４、４５の出力はオアゲイト４６を介してフリ
ップフロップ４７に供給され、前述したいずれかの暴走
検出が行われた時にはフリップフロップ４７のＱ端子か
ら暴走検出信号４１ａを出力することができる。

【００２８】以上のように、デコードされていない領域
に対するアクセスが行われた場合又はプログラムＲＯＭ
１１に対するライト信号４１ｃが出力された時のいずれ
かの事態が生じたときにはこれを暴走と判断して、論理
演算回路から暴走検出信号４１ａを出力する。

【００２９】なお、本実施例では、第２の暴走検出は、
ライト信号ＷＲとの論理演算にチップセレクト信号２１
ａを選択したがこの信号に限られるものではない。

【００３０】次に、データ保存回路を形成する許可回路
３１はアドレスデコーダ２１に入力される上位４ビット
のアドレス信号から任意に選択されたビット数、例えば
上位２ビットのアドレス信号がＣＰＵ２２から供給さ
れ、この上位アドレス信号が特定の組み合わせで供給さ
れたときにのみ許可信号３１ａをアンドゲート３０に送
ることができる。

【００３１】このようにして定められる特定のアドレス
信号組はセーブ用のＩＤコード信号としてＣＰＵ２２か
ら供給され、ＣＰＵ２２は現在のプログラム実行中にこ
の処理内容を保存するためのセーブ信号を出力すると
き、前述した予め定められたＩＤコード信号を許可回路
３１に供給する。例えば、このＩＤコードは「１１，１
０，０１，００」という４種類の２ビット信号の組み合
わせから構成することができ、アドレス信号の上位２ビ
ットがこの順番で供給されたときに初めて許可回路３１
は許可信号３１ａをアンドゲート３０に出力する。

【００３２】従って、暴走時にはこのような特定のＩＤ
コード信号が得られず、例えアドレスデコーダ２１から
バックアップチップセレクト信号２１ｆが出力されて
も、バックアップ用ＲＡＭ２０に書込み作用が行われる
ことは未然に防止される。以下、図１、３に基づき、許
可回路３１の作用を説明する。

【００３３】図３には前述した許可回路３１の好適な実
施例が示されており、４個のカスケード接続されたＤ型
フリップフロップ３３，３４，３５，３６を含み、ＣＰ
Ｕ２２から供給される上位２ビットの信号Ａ１５，Ａ１
４をそれぞれ論理回路を通して各フリップフロップ３３
〜３６のＤ入力に供給する。

【００３４】各フリップフロップ３３〜３６のリセット
入力にはアドレスデコーダ２１から出力されるいずれか
のチップセレクト信号例えば２１ａが供給されており、
またクロック入力にはリードクロック信号ＲＤＣＬＫが
供給されている。

【００３５】従って、この図３に示した実施例によれ
ば、前述したＩＤコード信号すなわち「１１，１０，０
１，００」が供給されたときに初めて最終段のフリップ
フロップ３６のＱ出力から許可信号３１ａが出力され
る。

【００３６】従って、本実施例によれば、プログラムＲ
ＯＭ１１〜１４上でシステム暴走が発生したときにも、
前記許可回路３１はＣＰＵ２２から所定のＩＤコード信
号が入力されない結果、プログラムＲＡＭ２０に誤書込
みが生じることはない。

【００３７】以上のように、図１の実施例において、誤
書込みを防止するために、暴走検出回路４１が設けられ
ていると共に前記許可回路３１が設けられており、アン
ドゲート３０は、暴走検出信号４１ａが出力されていな
くても許可信号３１ａが出力されていないとき、あるい
は許可信号３１ａが出力されると共に暴走検出信号４１
ａが出力されたときにはアドレスデコーダ２１のバック
アップチップセレクト信号２１ｆのバックアップ用ＲＡ
Ｍ２０への供給を阻止する。

【００３８】従って、暴走発生時にはバックアップ用Ｒ
ＡＭ２０の書込みを確実に防止でき、システムの暴走が
発生しておらずバックアップ用ＲＡＭ２０の書込みを許
可されたときのみデータを保存することができる。

【００３９】なお、本実施例においては、前述したよう
にアドレスデコーダのチップセレクト信号を用いてアク
セスパターンとリード／ライト信号との矛盾を検出する
ことを特徴とするが、その内容は実施例に述べたデコー
ドされていない領域に対するアクセス又はプログラムＲ
ＯＭに対するライト命令に限らずこれに類似した任意の
パターンにて暴走を検出することができる。

【００４０】また、本発明におけるデータ保存回路は、
カセットによりゲームを交換して使用するゲーム機にも
応用でき、データ保存回路をゲーム機本体あるいはカセ
ット側のいずれにも内蔵させることが可能である。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
従来ウォッチドッグタイマで行われていた暴走検出を、
アドレスデコーダのチップセレクト信号を利用して行う
ので、ウォッチドッグタイマでは不可能であった周期的
なリセットを含む暴走に対しても確実に暴走検出を行う
ことができ、システム暴走によるバックアップ用ＲＡＭ
への誤書込みを確実に防止することができバックアップ
用ＲＡＭに書き込まれているデータの破壊を確実に防止
することが可能となる。

【００４２】また、許可回路により複数のプログラムＲ
ＯＭ及びバックアップ用ＲＡＭをチップセレクト制御す
る際に、システム暴走が生じた時のバックアップ用ＲＡ
Ｍへの誤書込みを確実に防止でき、システムの暴走が発
生しておらずバックアップ用ＲＡＭの書込みを許可され
たときのみデータを確実に保存することが可能となる。

【００４３】これにより、ゲーム機としての信頼性向上
が図ることができる。

【図面の簡単な説明】

【図１】本発明に係るデータ保存回路の好適な実施例を
示すブロック回路である。

【図２】本発明に係る暴走検出回路が組み込まれたデー
タ保存回路の要部を示すブロック回路図である。

【図３】本発明に係る好適な許可回路の一実施例を示す
回路図である。

【図４】従来におけるゲーム機の一例を示すブロック回
路図である。

【符号の説明】

１０ ゲーム機 １１〜１４ プログラムＲＯＭ ２０ バックアップ用ＲＡＭ ２１ アドレスデコーダ ２１ｆ バックアップチップセレクト信号 ３０ アンドゲート ３１ 許可回路 ３１ａ 許可信号 ３３，３４，３５，３６，４７ フリップフロップ ４１ 暴走検出回路 ４１ａ 暴走検出信号 ４２ ノアゲート ４３，４６ オアゲート ４４，４５ アンドゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵから供給されるアドレス信号に基
   づいて複数のプログラムＲＯＭ及びバックアップ用ＲＡ
   Ｍを選択的に切替えるアドレスデコーダを有するデータ
   保存回路において、 バックアップチップセレクト信号の前記バックアップ用
   ＲＡＭへの供給を所定のアドレス信号入力時にのみ許可
   する許可回路と、 前記アドレスデコーダからのチップセレクト信号と前記
   プログラムＲＯＭのリード／ライト信号とを演算する論
   理演算回路を含み、前記プログラムＲＯＭのアクセスパ
   ターンとリード／ライト信号とが矛盾したときに暴走検
   出信号を出力するＣＰＵの暴走検出回路と、 を有することを特徴とするデータ保存回路。
2. 【請求項２】 請求項１記載のデータ保存回路を備えた
   ゲーム機。