JPH07104999A

JPH07104999A - マイクロコンピュータ

Info

Publication number: JPH07104999A
Application number: JP5251260A
Authority: JP
Inventors: Toshihiro Noma; 敏弘野間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-10-07
Filing date: 1993-10-07
Publication date: 1995-04-21
Anticipated expiration: 2015-11-20
Also published as: JP3110222B2

Abstract

(57)【要約】（修正有）【目的】ＲＡＭ等に対する書込み動作を、アクセス・ス
ピードと信頼性の選択判断に基づいて任意に設定するこ
とにより、データ保存信頼性を向上させる。【構成】書込み制御レジスタ１０７と、切替回路１０８
および１０９とを備えており、命令制御回路１０３は、
命令コード１１０を受けて、当該命令コードに従った制
御を行う。命令制御回路１０３より出力される特別書込
み信号１１１及び通常書込み信号１１２は、切替回路１
０８及び１０９に入力され、書込み制御レジスタ１０７
より出力される書込み設定信号１１３及び１１４により
任意に切替え選択されて、書込み制御信号１１５及び１
１６として出力される。書込み制御信号１１５及び１１
６は、それぞれ対応するＲＡＭ１０４及び１０５に入力
され、命令コード１１０の指示を介して、アクセス・ス
ピード又はデータの信頼性に対応して任意に設定される
データ書込み処理が実行される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関する。

【０００２】

【従来の技術】従来、一般にマイクロコンピュータにお
いては、内部データの保持またはデータの作成・処理を
行うために、書込み・読出し可能なレジスタがＲＡＭ等
により構成されているとともに、マイクロコンピュータ
を使用するユーザーからも、任意に書込み・読出し可能
なＲＡＭおよびレジスタが設けられている。

【０００３】図４は、従来のマイクロコンピュータの要
部を示すブロック図である。図４に示されるように、本
従来例は、内部バス１０６に対応して、アドレス生成回
路１０２および命令制御回路１０３を含むＣＰＵ１０１
と、ＲＡＭ１０４および１０５とを備えて構成されてお
り、命令制御回路１０３は、命令コード１１０を受け
て、当該命令コードに従った内部制御を行う機能を有し
ている。以下、図４を参照して、従来のマイクロコンピ
ュータに内蔵されるＲＡＭおよびレジスタ等に対する書
込み・読出しの動作について説明する。

【０００４】図４において、ユーザーにより作成された
プログラムにより発生する命令コード１１０は、ＣＰＵ
１０１に含まれる命令制御回路１０３に入力され、命令
制御回路１０３による信号制御作用を介して当該命令コ
ードに従った動作が実行される。命令制御回路１０３に
よる実行動作に対応して、当該命令制御回路１０３から
は、通常の命令による書込み動作時においては通常書込
み信号１１１が出力され、また特別命令による書込み動
作時においては特別書込み信号１１２が出力される。一
般に、レジスタ等に対する書込み命令には、通常書込み
動作と特別書込み動作の２種類の命令があり、それぞれ
命令コード１１０により異なった命令として指定され
る。これらの２種類の命令による動作の差異について、
図５（ａ）に示される通常書込み動作時のフローチャー
ト、および図５（ｂ）に示される特別命令による特別書
込み動作時のフローチャートを参照して説明する。通常
書込み動作時においては、図５（ａ）に示されるよう
に、ステップＳ₁₁においてデータの読出しが行われ、ス
テップＳ₁₂においては、読出されたデータが任意の番地
に書込まれるという２ステップの処理手順により動作が
終了する。一方、特別書込み動作時においては、図５
（ｂ）に示されるように、ステップＳ₂₁においてデータ
の読出しが行われ、ステップＳ₂₂においては、データを
書込むアドレスが正しいか否かの確認がとられて、デー
タ書込みアドレスが正しいものと確認される場合には、
ステップＳ₂₃において、読み出されたデータが当該アド
レスに書き込まれる。また、ステップＳ₂₂において、デ
ータ書込みアドレスが正しいという確認がとれない場合
には、ステップＳ24において書込み処理を実行すること
なく、割込み信号を出力して命令を終了するという３ス
テップの処理手順により動作が行われる。

【０００５】従って、通常書込み動作においては、２ス
テップの処理手順により命令実行が行われるため動作は
シンプルであり、命令実行のスピードは早いが、ノイズ
等の原因により命令コードに意図しない書込みコードが
入力されるような場合には、本来不必要な書込み処理が
実行されて、ＲＡＭおよび内部レジスタ等に格納されて
いるデータが破壊されるという問題がある。また、特別
書込み動作においては、書込みアドレスの確認動作を実
行するための処理手順を含む、３ステップの処理手順に
より命令実行が行われるため、前記通常書込み動作に比
較して命令実行のスピードが遅くなるという問題はある
が、ノイズ等の原因により命令コードに意図しない書込
みコードが入力されるような場合においても、当該書込
みコードによる書込み処理は行われることがなく、ＲＯ
Ｍおよび内部レジスタ等におけるデータが失われること
がないという利点がある。

【０００６】通常は、マイクロコンピュータに内蔵され
るウォッチドッグ・タイマの制御レジスタおよびスタン
バイモードの制御レジスタ等に対しては、頻繁にはアク
セスが行われることはなく、高信頼性を要求されるレジ
スタに対する書込み動作においてのみ、上記の特別命令
による特別書込み動作を行う命令が指定される。一般
に、内部のＲＯＭ１０４および１０５に対してデータの
書込みが行われる時には、命令コード１１０により、Ｃ
ＰＵ１０１に含まれる命令制御回路１０３対して書込み
コードが指定される。これに対応してアドレス生成回路
１０２においてはアドレス信号１１７が生成されて、Ｒ
ＡＭ１０４および１０５に入力される。また、命令制御
回路１０３からは通常書込み信号１１２が出力されて、
これらのＲＡＭ１０４および１０５に入力されており、
ＲＡＭ１０４および１０５においては、それぞれアドレ
ス信号１１７および通常書込み信号１１２を受けて、内
部バス１０６上のデータが対応する任意のアドレスに書
込まれる。

【０００７】近年においては、半導体集積回路における
技術進歩により、当該半導体集積回路の小型化、低価格
化および高性能化が進展しており、これを受けて、マイ
クロコンピュータの利用分野も拡大し、多彩の領域にお
いて有効に活用されており、自動車のアンチロック・ブ
レーキおよびエアーバックなどの人命にかかわる分野等
を含む、高信頼性が必要とされる範囲に亘って活用領域
が拡げられている。これに伴ない、セットとしての高信
頼性保証の方策だけではなく、マイクロコンピュータ単
体においても、ウォッチドッグ・タイマ等の動作の高信
頼性を保証するための回路も多々考慮されている。この
ウォッチドッグ・タイマ等の回路は、プログラムの暴走
またはデッドロックを検出するための機能を有してお
り、プログラム動作において異常が検出されると異常検
出割込みが発生され、この異常検出割込みを介して、マ
イクロコンピュータの動作の停止処理、マイクロコンピ
ュータに対するリセット処理、および割込み処理等によ
る内部ＲＡＭおよび内部レジスタにおけるデータ対比処
理等が行われている。

【０００８】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、当該マイクロコンピュータ
単体の高信頼性を保証するために、プログラム動作に異
常が発生した場合には、ウォッチドッグ・タイマ等の回
路により当該プログラム動作の異常が検出されるように
構成されており、この検出結果を受けて異常検出割込み
処理が実行されて、マイクロコンピュータに対する動作
の停止またはリセット等が行われ、或はまた、割込み処
理により内蔵されるＲＡＭおよび内部レジスタ等に対す
るデータ対比処理等が実行される。しかしながら、この
場合において、従来のマイクロコンピュータにおいて
は、これらの内蔵されるＲＡＭおよび内部レジスタ等に
対するアクセスの方法として、ユーザーの意図する書込
み手段を任意に選択することができないために、対応策
として、マイクロコンピュータの信頼性を保持するため
に、内蔵されるＲＡＭおよび内部レジスタ等に対するア
クセスの方法として、ＲＡＭおよび内部レジスタ等に関
して、特別命令による特別書込み動作を実行すると、当
該ＲＡＭおよび内部レジスタ等に対するアクセス・スピ
ードが制限されてしまい、マイクロコンピュータの全体
性能に影響を生じ性能が低下するという欠点がある。ま
たアクセス・スピードを優先して、前記ＲＡＭおよび内
部レジスタ等に関して通常の命令による通常書込み動作
を実行すると、マイクロコンピュータの信頼性が劣化す
るという欠点がある。

【０００９】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、読み書き可能な複数のデータ格納手段を内蔵
し、前記データ格納手段に対する書込み命令が、それぞ
れのデータ格納手段に対して個別に規定される複数の書
込み命令により形成されるマイクロコンピュータにおい
て、前記データ格納手段に含まれる特定のデータ格納手
段に対する書込み命令を、他の任意の書込み命令に変更
することのできる書込み命令修正手段を備えることを特
徴としている。

【００１０】なお、前記書込み命令修正手段は、ＣＰＵ
より出力される複数の書込み信号を入力し、所定の制御
信号を介して前記複数の書込み信号に含まれる任意の書
込み信号を選択して、前記データ格納手段に送出する切
替回路と、前記制御信号を生成して出力する書込み制御
回路とを備えて構成してもよく、またＣＰＵより出力さ
れる複数の書込み信号を入力し、外部より供給される所
定の制御信号を介して前記複数の書込み信号に含まれる
任意の書込み信号を選択して、前記データ格納手段に送
出する切替回路を備えて構成してもよい。また、前記読
み書き可能な複数のデータ格納手段は、その一部または
全てをＲＡＭにより構成してもよい。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、内部
バス１０６に対応して、アドレス生成回路１０２および
命令制御回路１０３を含むＣＰＵ１０１と、ＲＡＭ１０
４および１０５と、ライト制御レジスタ１０７と、切替
回路１０８および１０９とを備えて構成されており、命
令制御回路１０３は、命令コード１１０を受けて、当該
命令コードに従った内部制御を行う機能を有している。
また、図２は、上記の切替回路１０８の内部構成を示す
回路図であり、ＡＮＤ回路２０１および２０２と、ＯＲ
回路２０３と、インバータ２０４とを備えて構成され
る。以下、図１および図２を参照して、本実施例に内蔵
されるレジスタまたはＲＡＭに対する書込み・読出しの
動作について説明する。

【００１３】図１において、ユーザーにより作成された
プログラムにより発生する命令コード１１０は、ＣＰＵ
１０１に含まれる命令制御回路１０３に入力され、命令
制御回路１０３による信号制御作用を介して当該命令コ
ードに従った動作が実行される。命令制御回路１０３に
よる実行動作に対応して、当該命令制御回路１０３から
は、通常の命令による通常書込み動作時においては通常
書込み信号１１２が出力され、また特別命令による特別
書込み動作時においては特別書込み信号１１１が出力さ
れる。レジスタ等に対する書込み命令には、通常書込み
動作と特別書込み動作に対応する２種類の命令があり、
それぞれ命令コード１１０により異なった命令として指
定される。これらの２種類の命令による動作の差異につ
いては、既に、図５（ａ）および（ｂ）を参照して説明
したとうりである。命令制御回路１０３より出力される
特別命令による特別書込み信号１１１および通常の命令
による通常書込み信号１１２は、それぞれ切替回路１０
８および１０９に分岐入力される。また、一方におい
て、切替回路１０８に対しては、書込み制御レジスタ１
０７より出力される書込み設定信号１１３が入力され、
また切替回路１０９に対しては、書込み制御レジスタ１
０７より出力される書込み設定信号１１４が入力されて
いる。

【００１４】ここにおいて、ＲＡＭ１０４および１０５
に対して、共に通常命令による通常書込み動作を行い、
その後において、ＲＡＭ１０４に対しては通常命令によ
る通常書込み動作を行い、ＲＡＭ１０５に対しては特別
命令による特別書込み動作を行うように指定される場合
についての動作を説明する。まず、ＲＡＭ１０４および
１０５に対して通常命令による通常書込み動作を設定す
るために、内部バス１０６を介して、書込み制御レジス
タ１０７の任意ビットに“１”レベルが設定される。書
込み制御レジスタ１０７に“１”レベルが設定される
と、書込み制御レジスタ１０７より出力される書込み設
定信号１１３および１１４は、共に“１”レベルにて出
力され、上述のように、書込み設定信号１１３は切替回
路１０８に入力され、書込み設定信号１１４は切替回路
１０９に入力される。切替回路１０８および１０９は、
全く同一回路として構成されており、図２の回路図に示
されるとうりである。

【００１５】切替回路１０８においては、書込み制御レ
ジスタ１０７より出力される“１”レベルの書込み設定
信号１１３は、ＡＮＤ回路２０２に入力されるととも
に、インバータ２０４により反転されてＡＮＤ回路２０
１に入力される。ＡＮＤ回路２０１に対しては、命令制
御回路１０３より特別書込み信号１１１も入力されてお
り、これらの両信号の論理積がとられて“０”レベルの
信号が出力され、ＯＲ回路２０３の一方の入力端に入力
される。これにより、特別書込み信号１１１はＡＮＤ回
路２０１により遮断される。また、ＡＮＤ回路２０２に
対しては、命令制御回路１０３より通常書込み信号１１
２も入力されており、上記の両信号の論理積がとられて
通常書込み信号が出力され、ＯＲ回路２０３の他方の入
力端に入力される。これにより、ＯＲ回路２０３から
は、書込み制御信号１１５として通常書込み制御信号が
出力される。他方、切替回路１０９においても、その動
作は切替回路１０８の場合と全く同様であり、当該切替
回路１０８のＯＲ回路２０３からは、書込み制御信号１
１６として通常書込み制御信号が出力される。これらの
書込み制御信号１１５および１１６は、それぞれバスを
介してＲＡＭ１０４および１０５に入力される。この場
合においては、命令コード１１０により通常書込み命令
が入力されると、前述のように、アドレス生成回路１０
２より出力され、ＲＡＭ１０４および１０５に入力され
るアドレス信号１１７を介して、それぞれＲＡＭ１０４
および１０５の任意のアドレスに対する書込み動作が行
われる。

【００１６】次いで、ＲＡＭ１０４に対しては通常命令
による通常書込み動作を行い、ＲＡＭ１０５に対しては
特別命令による特別書込み動作を行うように設定する場
合には、内部バス１０６を介して書込み制御レジスタ１
０７の任意ビットに、それぞれ“１”レベルおよび
“０”レベルが設定される。書込み制御レジスタ１０７
の任意ビットに“１”レベルおよび“０”レベルが設定
されると、書込み制御レジスタ１０７より出力される書
込み設定信号１１３は“１”レベルにて出力され、また
書込み設定信号１１４は“０”レベルにて出力されて、
書込み設定信号１１３は切替回路１０８に入力され、書
込み設定信号１１４は切替回路１０９に入力される。切
替回路１０８においては、書込み制御レジスタ１０７よ
り出力される“１”レベルの信号１１３は、ＡＮＤ回路
２０２に入力されるとともに、インバータ２０４により
反転されてＡＮＤ回路２０１に入力される。ＡＮＤ回路
２０１に対しては、命令制御回路１０３より特別書込み
信号１１１も入力されており、これらの両信号の論理積
がとられて“０”レベルの信号が出力され、ＯＲ回路２
０３に入力される。これにより、特別書込み信号１１１
はＡＮＤ回路２０１により遮断される。また、ＡＮＤ回
路２０２に対しては、命令制御回路１０３より通常書込
み信号１１２も入力されており、上記の両信号の論理積
がとられて通常書込み信号が出力され、ＯＲ回路２０３
の他方の入力端に入力される。従って、ＯＲ回路２０３
よりは、書込み制御信号１１５として通常書込み制御信
号が出力される。また、他方、切替回路１０９において
は、書込み制御レジスタ１０７より出力される“０”レ
ベルの信号１１４は、ＡＮＤ回路２０２に入力されると
ともに、インバータ２０４により反転されてＡＮＤ回路
２０１に入力される。ＡＮＤ回路２０１に対しては、命
令制御回路１０３より特別書込み信号１１１も入力され
ており、これらの両信号の論理積がとられて特別書込み
信号が出力され、ＯＲ回路２０３の一方の入力端に入力
される。また、ＡＮＤ回路２０２に対しては、命令制御
回路１０３より通常書込み信号１１２も入力されてお
り、上記の両信号の論理積がとられて“０”レベルの信
号が出力され、ＯＲ回路２０３に入力される。これによ
り、通常書込み信号１１２はＡＮＤ回路２０２により遮
断される。従って、ＯＲ回路２０３よりは、書込み制御
信号１１６として特別書込み制御信号が出力される。こ
れらの書込み制御信号１１５および１１６は、それぞれ
バスを介してＲＡＭ１０４および１０５に入力される。
この場合においては、命令コード１１０により、通常の
書込み命令が入力されると、上述のように、書込み制御
信号１１５として通常書込み制御信号が入力されるＲＡ
Ｍ１０４に対しては、アドレス生成回路１０２より出力
され、ＲＡＭ１０４に入力されるアドレス信号１１７を
介して、通常の書込み命令による書込み動作が実行され
るが、書込み制御信号１１６として特別書込み制御信号
が入力されるＲＡＭ１０５に対しては、通常の書込み命
令によるアクセスが行われても、それに対する書込み動
作は実行されることはなく、命令コード１１０により、
特別の書込み命令によるアクセスが行われる場合におい
てのみ、当該特別書込み動作が実行される。

【００１７】図３は、本発明の第２の実施例を示すブロ
ック図である。図３に示されるように、本実施例は、内
部バス１０６に対応して、アドレス生成回路１０２およ
び命令制御回路１０３を含むＣＰＵ１０１と、ＲＡＭ１
０４および１０５と、切替回路１０８および１０９とを
備えて構成されており、命令制御回路１０３は、命令コ
ード１１０を受けて、当該命令コードに従った内部制御
を行う機能を有している。本実施例の第１の実施例との
相違点は、本実施例においては、書込み制御レジスタ１
０７が設けられておらず、代りに、切替回路１０８およ
び１０９に対して、それぞれ書込み制御外部端子３０２
および３０１が接続されていることである。また、本実
施例においても、切替回路１０８および１０９の内部構
成は、前述の図２と同様である。以下、図３および図２
を参照して、本実施例に内蔵されるＲＡＭおよびレジス
タ等に対する書込み・読出しの動作について説明する。

【００１８】図３において、ユーザーにより作成された
プログラムにより発生される命令コード１１０は、ＣＰ
Ｕ１０１に含まれる命令制御回路１０３に入力され、命
令制御回路１０３による信号制御作用を介して当該命令
コードに従った動作が実行される。命令制御回路１０３
による実行動作に対応して、当該命令制御回路１０３か
らは、通常の命令による書込み動作時においては通常書
込み信号１１２が出力され、また特別命令による書込み
動作時においては特別書込み信号１１１が出力される。
命令制御回路１０３より出力される特別書込み命令によ
る特別書込み信号１１１および通常の書込み命令による
通常書込み信号１１２は、それぞれ切替回路１０８およ
び１０９に分岐入力される。また、切替回路１０８およ
び切替回路１０９に対しては、書込み制御外部端子３０
２および３０１より、それぞれ書込み設定信号１１８お
よび１１９が入力されている。

【００１９】次に、本実施例における、ＲＡＭ１０４お
よび１０５に対して通常書込み命令による通常書込み動
作を行い、その後において、ＲＡＭ１０４に対しては通
常命令による通常書込み動作を行い、ＲＡＭ１０５に対
しては特別命令による特別書込み動作を行うように指定
する場合についての動作を説明する。まず、ＲＡＭ１０
４および１０５に対し、通常命令による通常書込み動作
を設定するために、書込み制御外部端子３０２および３
０１より入力される書込み設定信号１１８および１１９
は、共に“１”レベルに設定されて切替回路１０８およ
び１０９に入力される。切替回路１０８および１０９
は、全く同一の回路により構成されており、図２の回路
図に示されるとうりである。切替回路１０８において
は、“１”レベルの書込み設定信号（１１８）は、ＡＮ
Ｄ回路２０２に入力されるとともに、インバータ２０４
により反転されてＡＮＤ回路２０１に入力される。ＡＮ
Ｄ回路２０１に対しては、命令制御回路１０３より特別
書込み信号１１１も入力されており、これらの両信号の
論理積がとられて“０”レベルの信号が出力され、特別
書込み信号１１１は遮断される。また、ＡＮＤ回路２０
２に対しては、命令制御回路１０３より通常書込み信号
１１２も入力されており、上記の両信号の論理積がとら
れて通常書込み信号が出力され、ＯＲ回路２０３の他方
の入力端に入力される。これにより、ＯＲ回路２０３よ
りは、書込み制御信号１１５として通常書込み制御信号
が出力される。同様に、切替回路１０９においても、当
該切替回路１０９からは、書込み制御信号１１６として
通常書込み制御信号が出力される。これらの書込み制御
信号１１５および１１６は、それぞれバスを介してＲＡ
Ｍ１０４および１０５に入力される。この場合において
は、命令コード１１０により、通常のライト命令が入力
されると、アドレス生成回路１０２より出力され、ＲＡ
Ｍ１０４および１０５に入力されるアドレス信号１１７
を介して、それぞれＲＡＭ１０４および１０５の任意の
アドレスに対する通常の書込み動作が行われる。

【００２０】次に、ＲＡＭ１０４に対しては通常命令に
よる特別書込み動作を行い、ＲＡＭ１０５に対しては特
別命令による特別書込み動作を行うように設定する場合
においては、書込み制御外部端子３０２より入力される
書込み設定信号１１８は“１”レベルに設定されて切替
回路１０８に入力され、書込み制御外部端子３０１より
入力される書込み設定信号１１９は“０”レベルに設定
されて切替回路１０９に入力される。図２を参照して、
切替回路１０８においては、“１”レベルの書込み設定
信号（１１８）は、ＡＮＤ回路２０２に入力されるとと
もに、インバータ２０４により反転されてＡＮＤ回路２
０１に入力される。ＡＮＤ回路２０１に対しては、命令
制御回路１０３より特別書込み信号１１１も入力されて
おり、これらの両信号の論理積がとられて“０”レベル
の信号が出力され、特別書込み信号１１１は遮断され
る。また、ＡＮＤ回路２０２に対しては、命令制御回路
１０３より通常書込み信号１１２も入力されており、上
記の両信号の論理積がとられて通常書込み信号が出力さ
れ、ＯＲ回路２０３の他方の入力端に入力される。これ
により、ＯＲ回路２０３よりは、書込み制御信号１１５
として通常書込み制御信号が出力される。また、他方、
切替回路１０９においては、“０”レベルの書込み設定
信号（１１９）は、ＡＮＤ回路２０２に入力されるとと
もに、インバータ２０４により反転されてＡＮＤ回路２
０１に入力される。ＡＮＤ回路２０１に対しては、命令
制御回路１０３より特別書込み信号１１１も入力されて
おり、これらの両信号の論理積がとられて、特別書込み
信号が出力され、ＯＲ回路２０３の一方の入力端に入力
される。また、ＡＮＤ回路２０２に対しては、命令制御
回路１０３より通常書込み信号１１２も入力されてお
り、上記の両信号の論理積がとられて“０”レベルの信
号が出力され、通常書込み信号１１２は遮断される。こ
れにより、ＯＲ回路２０３よりは、書込み制御信号１１
６として特別書込み信号が出力される。これらの書込み
制御信号１１５および１１６は、それぞれバスを介して
ＲＡＭ１０４および１０５に入力される。この場合にお
いては、命令コード１１０により、通常の書込み命令が
入力されると、上述のように、書込み制御信号１１５と
して通常書込み制御信号が入力されるＲＡＭ１０４に対
しては、アドレス生成回路１０２より出力され、ＲＡＭ
１０４に入力されるアドレス信号１１７を介して、通常
の書込み命令による書込み動作が実行されるが、書込み
制御信号１１６として特別書込み制御信号が入力される
ＲＡＭ１０５に対しては、通常の書込み命令によるアク
セスが行われても、それに対する書込み動作は実行され
ることはなく、命令コード１１０により、特別の書込み
命令によるアクセスが行われる場合においてのみ、当該
特別書込み動作が実行される。

【００２１】即ち、本実施例においては、書込み制御レ
ジスタ１０７に設定されるレベル信号の代りに、外部か
ら入力される書込み設定信号１１８および１１９によ
り、書込み命令の種類が、任意のタイミングにおいてダ
イナミックに切替えることが可能となる。

【００２２】

【発明の効果】以上説明したように、本発明は、マイク
ロコンピュータに内蔵されるレジスタまたはＲＡＭに対
する書込み命令の種類を、ユーザーの使用用途に対応し
て選択することができるために、ユーザーの指定によっ
て生じる誤動作による書込みを未然に防止することが可
能となり、内蔵レジスタまたはＲＡＭの内部データに対
する信頼性を向上させることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本実施例における切替回路を示す回路図であ
る。

【図３】本発明の第２の実施例を示すブロック図であ
る。

【図４】従来例を示すブロック図である。

【図５】通常書込み動作および特別書込み動作における
処理手順を示すフローチャートである。

【符号の説明】

１０１ＣＰＵ１０２アドレス生成回路１０３命令制御回路１０４，１０５ＲＡＭ１０６内部バス１０７書込み制御レジスタ１０８，１０９切替回路１１０命令コード１１１特別書込み信号１１２通常書込み信号１１３，１１４，１１８，１１９書込み設定信号１１５，１１６書込み制御信号１１７アドレス信号１１８，１１９書込み制御信号２０１，２０２ＡＮＤ回路２０３ＯＲ回路２０４インバータ３０１，３０２書込み制御外部端子

Claims

【特許請求の範囲】

【請求項１】読み書き可能な複数のデータ格納手段を
内蔵し、前記データ格納手段に対する書込み命令が、そ
れぞれのデータ格納手段に対して個別に規定される複数
の書込み命令により形成されるマイクロコンピュータに
おいて、前記データ格納手段に含まれる特定のデータ格納手段に
対する書込み命令を、他の任意の書込み命令に変更する
ことのできる書込み命令修正手段を備えることを特徴と
するマイクロコンピュータ。
【請求項２】前記書込み命令修正手段が、ＣＰＵより
出力される複数の書込み信号を入力し、所定の制御信号
を介して前記複数の書込み信号に含まれる任意の書込み
信号を選択して、前記データ格納手段に送出する切換回
路と、前記制御信号を生成して出力する書込み制御回路
とを備えて構成される請求項１記載のマイクロコンピュ
ータ。
【請求項３】前記書込み命令修正手段が、ＣＰＵより
出力される複数の書込み信号を入力し、外部より供給さ
れる所定の制御信号を介して前記複数の書込み信号に含
まれる任意の書込み信号を選択して、前記データ格納手
段に送出する切替回路を備えて構成される請求項１記載
のマイクロコンピュータ。
【請求項４】前記読み書き可能な複数のデータ格納手
段が、その一部または全てがＲＡＭにより構成されるこ
とを特徴とする請求項１、２および３記載のマイクロコ
ンピュータ。