JPH04342032A - 中央処理装置および方法 - Google Patents
中央処理装置および方法Info
- Publication number
- JPH04342032A JPH04342032A JP3114346A JP11434691A JPH04342032A JP H04342032 A JPH04342032 A JP H04342032A JP 3114346 A JP3114346 A JP 3114346A JP 11434691 A JP11434691 A JP 11434691A JP H04342032 A JPH04342032 A JP H04342032A
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- JP
- Japan
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- error
- ecc
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- Pending
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- 238000000034 method Methods 0.000 title description 5
- 238000003672 processing method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置および方法
に関し、特にマイクロプロセッサとマイクロ命令を格納
するメモリとを有する中央処理装置および方法に関する
。
に関し、特にマイクロプロセッサとマイクロ命令を格納
するメモリとを有する中央処理装置および方法に関する
。
【０００２】
【従来の技術】一般に中央処理装置はマイクロプロセッ
サとメモリシステム等から構成され、コンピューターシ
ステムの中で中心的な役割を担っている。特に、今日で
は、通信制御や入出力制御などデータ処理等を行うため
の制御装置内に各々存在し、各装置の制御を行う。
サとメモリシステム等から構成され、コンピューターシ
ステムの中で中心的な役割を担っている。特に、今日で
は、通信制御や入出力制御などデータ処理等を行うため
の制御装置内に各々存在し、各装置の制御を行う。
【０００３】従来の中央処理装置の一例を図２に示す。
【０００４】図２においてＭＰＵ（マイクロプロセッサ
）１は、アドレスバス２を介して、ＭＰＵ１が取り出す
べき命令が格納されているＣＳ（命令格納メモリ）３に
アドレスを与える。
）１は、アドレスバス２を介して、ＭＰＵ１が取り出す
べき命令が格納されているＣＳ（命令格納メモリ）３に
アドレスを与える。
【０００５】ＣＳ３は、そのアドレスに格納されている
命令をデータバス１９を介して、ＭＰＵ１に送るが、Ｃ
Ｓ３には命令の他に命令パリティビットも合わせて格納
されており、その呼び出された命令のパリティビットも
パリティビット格納部４から合わせて読みだされる。
命令をデータバス１９を介して、ＭＰＵ１に送るが、Ｃ
Ｓ３には命令の他に命令パリティビットも合わせて格納
されており、その呼び出された命令のパリティビットも
パリティビット格納部４から合わせて読みだされる。
【０００６】命令は、データバス１９へ行くとともに、
Ｐ．Ｃ（パリティチェッカ）１７にも送られ、パリティ
ビットと命令のパリティチェックが行われる。チェック
によりエラーが無ければＭＰＵ１はその命令を実行し、
ＬＭ（ローカルメモリ）２０等とデータのアクセスを行
う。
Ｐ．Ｃ（パリティチェッカ）１７にも送られ、パリティ
ビットと命令のパリティチェックが行われる。チェック
によりエラーが無ければＭＰＵ１はその命令を実行し、
ＬＭ（ローカルメモリ）２０等とデータのアクセスを行
う。
【０００７】もし、エラーであったならば、エラーを他
ユニットに報告するとともに、ＭＰＵ１は停止する。Ｍ
ＰＵ１が停止してしまうと、その装置はダウンしてしま
うため、その対策として図３に示す方法が提案されてい
る。
ユニットに報告するとともに、ＭＰＵ１は停止する。Ｍ
ＰＵ１が停止してしまうと、その装置はダウンしてしま
うため、その対策として図３に示す方法が提案されてい
る。
【０００８】図３では、ＭＰＵ１がアドレスをアドレス
バス２を介してＣＳ３１に与えるところまでは図２と同
一動作を行うが、ＣＳ３１には命令に対するパリティビ
ットではなく、ＥＣＣチェックビットが格納されている
。ＣＳ３１にアドレスが与えられると、そのアドレスに
対応した命令がデータバス２１を介してＭＰＵ１に送ら
れ、命令が実行される。もし、１ビットエラーが発生し
た場合には、ＥＣＣ１０の内部においてその命令は補正
され、正しくなった命令がＭＰＵに送られ、命令が実行
される。
バス２を介してＣＳ３１に与えるところまでは図２と同
一動作を行うが、ＣＳ３１には命令に対するパリティビ
ットではなく、ＥＣＣチェックビットが格納されている
。ＣＳ３１にアドレスが与えられると、そのアドレスに
対応した命令がデータバス２１を介してＭＰＵ１に送ら
れ、命令が実行される。もし、１ビットエラーが発生し
た場合には、ＥＣＣ１０の内部においてその命令は補正
され、正しくなった命令がＭＰＵに送られ、命令が実行
される。
【０００９】
【発明が解決しようとする課題】上述のように、図２に
示す従来の中央処理装置では、命令にパリティエラーが
起こると装置がダウンしてしまった。また、その欠点を
改良した図３に示す従来の中央処理装置においても、命
令の１ビットエラーは補正することができ、命令を実行
することができたが、ＥＣＣの処理はパリティチェック
に比べて時間がかかり、命令の読み出しがパリティチェ
ックでは１サイクルでできたものを２サイクルになって
しまい、中央処理装置の性能が悪化してしまうという欠
点があった。
示す従来の中央処理装置では、命令にパリティエラーが
起こると装置がダウンしてしまった。また、その欠点を
改良した図３に示す従来の中央処理装置においても、命
令の１ビットエラーは補正することができ、命令を実行
することができたが、ＥＣＣの処理はパリティチェック
に比べて時間がかかり、命令の読み出しがパリティチェ
ックでは１サイクルでできたものを２サイクルになって
しまい、中央処理装置の性能が悪化してしまうという欠
点があった。
【００１０】本発明の目的は、命令にパリティエラーが
発生しても装置がダウンすることなく命令を実行できる
とともに、中央処理装置の性能には影響しない中央処理
装置および方法を提供することにある。
発生しても装置がダウンすることなく命令を実行できる
とともに、中央処理装置の性能には影響しない中央処理
装置および方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、マイクロプロ
セッサと、マイクロプロセッサが取り出すべきマイクロ
命令を格納する命令格納メモリと、前記命令のパリティ
ビットを格納するパリティビット格納部と、命令格納メ
モリから取り出された前記命令とパリティビット格納部
から取り出されたパリティビットとのパリティチェック
を行うパリティチェッカと、パリティチェッカによるパ
リティエラーの検出の有無に対応してデータバスの切り
換えを行い、前記命令をマイクロプロセッサに出力する
第１のデータバス切り換え部と、マイクロプロセッサと
データの受け渡しを行うローカルメモリと、ローカルメ
モリ内に設けられた、前記命令のＥＣＣチェックビット
を格納するＥＣＣチェックビット格納部と、パリティチ
ェッカによりパリティエラーが検出された場合に、ＥＣ
Ｃチェックビットにより前記命令を補正し、補正された
命令を第１のデータバス切り換え部に出力するＥＣＣ部
と、パリティチェッカによりパリティエラーが検出され
た場合に、データバスの切り換えを行い、前記命令をＥ
ＣＣ部に出力する第２のデータバス切り換え部とを備え
ることを特徴としている。
セッサと、マイクロプロセッサが取り出すべきマイクロ
命令を格納する命令格納メモリと、前記命令のパリティ
ビットを格納するパリティビット格納部と、命令格納メ
モリから取り出された前記命令とパリティビット格納部
から取り出されたパリティビットとのパリティチェック
を行うパリティチェッカと、パリティチェッカによるパ
リティエラーの検出の有無に対応してデータバスの切り
換えを行い、前記命令をマイクロプロセッサに出力する
第１のデータバス切り換え部と、マイクロプロセッサと
データの受け渡しを行うローカルメモリと、ローカルメ
モリ内に設けられた、前記命令のＥＣＣチェックビット
を格納するＥＣＣチェックビット格納部と、パリティチ
ェッカによりパリティエラーが検出された場合に、ＥＣ
Ｃチェックビットにより前記命令を補正し、補正された
命令を第１のデータバス切り換え部に出力するＥＣＣ部
と、パリティチェッカによりパリティエラーが検出され
た場合に、データバスの切り換えを行い、前記命令をＥ
ＣＣ部に出力する第２のデータバス切り換え部とを備え
ることを特徴としている。
【００１２】また、本発明は、命令格納メモリより取り
出された命令と、パリティビット格納部より取り出され
たパリティビットとによりパリティチェックを行い、パ
リティエラーがなければ、そのまま前記命令をマイクロ
プロセッサに出力し、パリティエラーがあれば、ＥＣＣ
部においてＥＣＣチェックビットにより前記命令を補正
し、補正された命令をマイクロプロセッサに出力するこ
とを特徴としている。
出された命令と、パリティビット格納部より取り出され
たパリティビットとによりパリティチェックを行い、パ
リティエラーがなければ、そのまま前記命令をマイクロ
プロセッサに出力し、パリティエラーがあれば、ＥＣＣ
部においてＥＣＣチェックビットにより前記命令を補正
し、補正された命令をマイクロプロセッサに出力するこ
とを特徴としている。
【００１３】さらに、本発明は、マイクロ命令が格納さ
れている命令格納メモリにアドレスを与えることにより
取り出された命令と、前記命令のパリティビットが格納
されているパリティビット格納部から取り出されたパリ
ティビットとにより、パリティチェッカにおいてパリテ
ィチェックを行い、パリティエラーがなければ、第１の
データバス切り換え部を通常時におけるデータバスに切
り換え、そのまま前記命令をマイクロプロセッサに出力
し、パリティエラーがあれば、第２のデータバス切り換
え部をエラー時におけるデータバスに切り換え、前記命
令をＥＣＣ部へ出力し、ＥＣＣ部において、ローカルメ
モリ内に設けられたＥＣＣチェックビット格納部から取
り出されたＥＣＣチェックビットにより前記命令を補正
し、補正された命令を第１のデータバス切り換え部へ出
力し、第１のデータ切り換え部をエラー時におけるデー
タバスに切り換え、補正された命令をマイクロプロセッ
サに出力することを特徴としている。
れている命令格納メモリにアドレスを与えることにより
取り出された命令と、前記命令のパリティビットが格納
されているパリティビット格納部から取り出されたパリ
ティビットとにより、パリティチェッカにおいてパリテ
ィチェックを行い、パリティエラーがなければ、第１の
データバス切り換え部を通常時におけるデータバスに切
り換え、そのまま前記命令をマイクロプロセッサに出力
し、パリティエラーがあれば、第２のデータバス切り換
え部をエラー時におけるデータバスに切り換え、前記命
令をＥＣＣ部へ出力し、ＥＣＣ部において、ローカルメ
モリ内に設けられたＥＣＣチェックビット格納部から取
り出されたＥＣＣチェックビットにより前記命令を補正
し、補正された命令を第１のデータバス切り換え部へ出
力し、第１のデータ切り換え部をエラー時におけるデー
タバスに切り換え、補正された命令をマイクロプロセッ
サに出力することを特徴としている。
【００１４】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１５】図１は、本発明に係る中央処理装置の一実
施例を示すブロック図である。図１の中央処理装置は、
ＭＰＵ（マイクロプロセッサ）１と、ＣＳ（命令格納メ
モリ）３と、パリティビット格納部４と、Ｐ．Ｃ（パリ
ティチェッカ）５と、データバス切り換え部６，９と、
ＬＭ（ローカルメモリ）７と、ＥＣＣチェックビット格
納部８と、ＥＣＣ１０とから構成されている。
施例を示すブロック図である。図１の中央処理装置は、
ＭＰＵ（マイクロプロセッサ）１と、ＣＳ（命令格納メ
モリ）３と、パリティビット格納部４と、Ｐ．Ｃ（パリ
ティチェッカ）５と、データバス切り換え部６，９と、
ＬＭ（ローカルメモリ）７と、ＥＣＣチェックビット格
納部８と、ＥＣＣ１０とから構成されている。
【００１６】ＭＰＵ１はアドレスバス２を介してＣＳ３
と接続されている。ＣＳ３は内部にパリティビット格納
部４を有している。Ｐ．Ｃ５はデータバス１１２を介し
てＣＳ３とデータバス切り換え部６，９とに接続され、
信号線１１７を介してＭＰＵ１とデータバス切り換え部
６，９とに接続されている。データバス切り換え部６は
データバス１１６を介してＥＣＣ１０と接続され、デー
タバス１１１を介してＭＰＵ１と接続されている。
と接続されている。ＣＳ３は内部にパリティビット格納
部４を有している。Ｐ．Ｃ５はデータバス１１２を介し
てＣＳ３とデータバス切り換え部６，９とに接続され、
信号線１１７を介してＭＰＵ１とデータバス切り換え部
６，９とに接続されている。データバス切り換え部６は
データバス１１６を介してＥＣＣ１０と接続され、デー
タバス１１１を介してＭＰＵ１と接続されている。
【００１７】ＬＭ７は、アドレスバス２およびデータバ
ス１１０を介してＭＰＵ１と接続され、データバス１１
３を介してデータバス切り換え部９と接続され、データ
バス１１４を介してＥＣＣ１０に接続されている。デー
タバス切り換え部９は、データバス１１５を介してＥＣ
Ｃ１０に接続されている。
ス１１０を介してＭＰＵ１と接続され、データバス１１
３を介してデータバス切り換え部９と接続され、データ
バス１１４を介してＥＣＣ１０に接続されている。デー
タバス切り換え部９は、データバス１１５を介してＥＣ
Ｃ１０に接続されている。
【００１８】ＭＰＵ１は、ＣＳ３に格納されている命令
を取り出し、解読し、実行して処理を行う。ＣＳ３は、
内部にパリティビット格納部４を有し、命令に対するパ
リティビットはパリティビット格納部４に格納されてい
る。
を取り出し、解読し、実行して処理を行う。ＣＳ３は、
内部にパリティビット格納部４を有し、命令に対するパ
リティビットはパリティビット格納部４に格納されてい
る。
【００１９】Ｐ．Ｃ５は、ＣＳ３からデータバス１１２
を介して送られてくる命令とパリティビットとによりパ
リティチェックを行い、エラーがあれば信号線１１７に
エラー発生信号を送る。データバス切り換え部６は、信
号線１１７のエラー発生の有無によりデータバス１１２
，１１６を選択してデータバス１１１に送出する。ＬＭ
７は、アドレスバス２によって示されるアドレスのデー
タをデータバス１１０を介してＭＰＵ１とデータの受渡
しを行い、内部には、命令に対するＥＣＣチェックビッ
トを格納するＥＣＣチェックビット格納部８を有する。
を介して送られてくる命令とパリティビットとによりパ
リティチェックを行い、エラーがあれば信号線１１７に
エラー発生信号を送る。データバス切り換え部６は、信
号線１１７のエラー発生の有無によりデータバス１１２
，１１６を選択してデータバス１１１に送出する。ＬＭ
７は、アドレスバス２によって示されるアドレスのデー
タをデータバス１１０を介してＭＰＵ１とデータの受渡
しを行い、内部には、命令に対するＥＣＣチェックビッ
トを格納するＥＣＣチェックビット格納部８を有する。
【００２０】データバス切り換え部９は、信号線１１７
の示すエラーの有無によりデータバス１１５にデータを
送出する。ＥＣＣ１０は、データバス１１５から送られ
てくる命令とデータバス１１４から送られてくるＥＣＣ
チェックビットとにより命令のビット誤りの有無を調べ
、１ビットの誤りで有ればその命令を正しい命令に補正
してデータバス１１６に送出する。
の示すエラーの有無によりデータバス１１５にデータを
送出する。ＥＣＣ１０は、データバス１１５から送られ
てくる命令とデータバス１１４から送られてくるＥＣＣ
チェックビットとにより命令のビット誤りの有無を調べ
、１ビットの誤りで有ればその命令を正しい命令に補正
してデータバス１１６に送出する。
【００２１】次に、本実施例の動作について説明する。
【００２２】ＭＰＵ１は命令を取り出すために、命令の
格納されているＣＳ３にアドレスバス２を介してアドレ
スを与える。ＣＳ３は、与えられたアドレスに対する命
令とパリティビットとをデータバス１１２を介してＰ．
Ｃ５に送出し、Ｐ．Ｃ５は命令とパリティビットとによ
りパリティチェックを行う。エラーがなければ信号線１
１７がノーエラーを表示しているためデータバス切り換
え部６は、データバス１１２をデータバス１１１に接続
させ、ＭＰＵ１に命令を与える。
格納されているＣＳ３にアドレスバス２を介してアドレ
スを与える。ＣＳ３は、与えられたアドレスに対する命
令とパリティビットとをデータバス１１２を介してＰ．
Ｃ５に送出し、Ｐ．Ｃ５は命令とパリティビットとによ
りパリティチェックを行う。エラーがなければ信号線１
１７がノーエラーを表示しているためデータバス切り換
え部６は、データバス１１２をデータバス１１１に接続
させ、ＭＰＵ１に命令を与える。
【００２３】Ｐ．Ｃ５にてエラーが発生した場合、信号
線１１７にはエラー有りを示す信号が送出される。一方
、ＬＭ７にもアドレスバス２が接続されており、ＣＳ３
に送っているアドレスに対するＥＣＣチェックビットは
、呼び出されてＥＣＣ１０に入る。ＥＣＣチェックの結
果は、データバス１１６を通ってデータバス切り換え部
６まで行くが、Ｐ．Ｃ５がノーエラーの場合は切り離さ
れているため何ら影響はない。エラー時にはＣＳ３から
データバス１１２に出されたデータはデータバス切り換
え部９にはいるが、信号線１１７にエラー有りが表示さ
れているためデータバス１１２はデータバス１１５に接
続されＥＣＣ１０にはいる。
線１１７にはエラー有りを示す信号が送出される。一方
、ＬＭ７にもアドレスバス２が接続されており、ＣＳ３
に送っているアドレスに対するＥＣＣチェックビットは
、呼び出されてＥＣＣ１０に入る。ＥＣＣチェックの結
果は、データバス１１６を通ってデータバス切り換え部
６まで行くが、Ｐ．Ｃ５がノーエラーの場合は切り離さ
れているため何ら影響はない。エラー時にはＣＳ３から
データバス１１２に出されたデータはデータバス切り換
え部９にはいるが、信号線１１７にエラー有りが表示さ
れているためデータバス１１２はデータバス１１５に接
続されＥＣＣ１０にはいる。
【００２４】ここでＥＣＣチェックビットにより命令は
補正され、データバス１１６を介してデータバス切り換
え部６に送られる。
補正され、データバス１１６を介してデータバス切り換
え部６に送られる。
【００２５】信号線１１７はエラー有りを表示している
ため、データバス切り換え部６はデータバス１１６をデ
ータバス１１１に接続し、ＭＰＵ１に対して命令を与え
る。ＭＰＵ１は信号線１１７からエラー指示をうけ、処
理を一時中断させ、補正されたデータがくるまで停止状
態となっており、命令を受け取るとまた正常動作に戻り
、処理を継続する。
ため、データバス切り換え部６はデータバス１１６をデ
ータバス１１１に接続し、ＭＰＵ１に対して命令を与え
る。ＭＰＵ１は信号線１１７からエラー指示をうけ、処
理を一時中断させ、補正されたデータがくるまで停止状
態となっており、命令を受け取るとまた正常動作に戻り
、処理を継続する。
【００２６】このように、本実施例の中央処理装置は、
命令にパリティエラーが発生してもダウンせずに命令を
実行できるとともに、通常動作時のパリティエラーの発
生のないときにおいては、ＥＣＣ部を経由しないため中
央処理装置の性能に影響を与えない。
命令にパリティエラーが発生してもダウンせずに命令を
実行できるとともに、通常動作時のパリティエラーの発
生のないときにおいては、ＥＣＣ部を経由しないため中
央処理装置の性能に影響を与えない。
【００２７】
【発明の効果】以上の説明で明らかなように、本発明の
中央処理装置によれば、命令格納メモリにおいてパリテ
ィエラーが発生しても、装置はダウンすることなく処理
を継続することができるとともに通常動作時には１命令
を１サイクルで読み出すことができるために、通常動作
時における中央処理装置の性能に影響を与えないという
効果がある。
中央処理装置によれば、命令格納メモリにおいてパリテ
ィエラーが発生しても、装置はダウンすることなく処理
を継続することができるとともに通常動作時には１命令
を１サイクルで読み出すことができるために、通常動作
時における中央処理装置の性能に影響を与えないという
効果がある。
【図１】本発明に係る中央処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来の中央処理装置の一実施例を示すブロック
図である。
図である。
【図３】従来の中央処理装置の一実施例を示すブロック
図である。
図である。
１ ＭＰＵ（マイクロプロセッサ）
２ アドレスバス
３，３１ ＣＳ（命令格納メモリ）
４ パリティビット格納部
５，１７ パリティチェッカ
６ 第１のデータバス切り換え部
７，２０ ＬＭ（ローカルメモリ）
８，４１ ＥＣＣチェックビット格納部９ 第２の
データバス切り換え部 １０ ＥＣＣ １８，１９，２１，１１０〜１１６，１２０，１２１
データバス １１７ 信号線
データバス切り換え部 １０ ＥＣＣ １８，１９，２１，１１０〜１１６，１２０，１２１
データバス １１７ 信号線
Claims (3)
- 【請求項１】マイクロプロセッサと、マイクロプロセッ
サが取り出すべきマイクロ命令を格納する命令格納メモ
リと、前記命令のパリティビットを格納するパリティビ
ット格納部と、命令格納メモリから取り出された前記命
令とパリティビット格納部から取り出されたパリティビ
ットとのパリティチェックを行うパリティチェッカと、
パリティチェッカによるパリティエラーの検出の有無に
対応してデータバスの切り換えを行い、前記命令をマイ
クロプロセッサに出力する第１のデータバス切り換え部
と、マイクロプロセッサとデータの受け渡しを行うロー
カルメモリと、ローカルメモリ内に設けられた、前記命
令のＥＣＣチェックビットを格納するＥＣＣチェックビ
ット格納部と、パリティチェッカによりパリティエラー
が検出された場合に、ＥＣＣチェックビットにより前記
命令を補正し、補正された命令を第１のデータバス切り
換え部に出力するＥＣＣ部と、パリティチェッカにより
パリティエラーが検出された場合に、データバスの切り
換えを行い、前記命令をＥＣＣ部に出力する第２のデー
タバス切り換え部とを備えることを特徴とする中央処理
装置。 - 【請求項２】命令格納メモリより取り出された命令と、
パリティビット格納部より取り出されたパリティビット
とによりパリティチェックを行い、パリティエラーがな
ければ、そのまま前記命令をマイクロプロセッサに出力
し、パリティエラーがあれば、ＥＣＣ部においてＥＣＣ
チェックビットにより前記命令を補正し、補正された命
令をマイクロプロセッサに出力することを特徴とする中
央処理方式。 - 【請求項３】マイクロ命令が格納されている命令格納メ
モリにアドレスを与えることにより取り出された命令と
、前記命令のパリティビットが格納されているパリティ
ビット格納部から取り出されたパリティビットとにより
、パリティチェッカにおいてパリティチェックを行い、
パリティエラーがなければ、第１のデータバス切り換え
部を通常時におけるデータバスに切り換え、そのまま前
記命令をマイクロプロセッサに出力し、パリティエラー
があれば、第２のデータバス切り換え部をエラー時にお
けるデータバスに切り換え、前記命令をＥＣＣ部へ出力
し、ＥＣＣ部において、ローカルメモリ内に設けられた
ＥＣＣチェックビット格納部から取り出されたＥＣＣチ
ェックビットにより前記命令を補正し、補正された命令
を第１のデータバス切り換え部へ出力し、第１のデータ
切り換え部をエラー時におけるデータバスに切り換え、
補正された命令をマイクロプロセッサに出力することを
特徴とする中央処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114346A JPH04342032A (ja) | 1991-05-20 | 1991-05-20 | 中央処理装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3114346A JPH04342032A (ja) | 1991-05-20 | 1991-05-20 | 中央処理装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342032A true JPH04342032A (ja) | 1992-11-27 |
Family
ID=14635463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3114346A Pending JPH04342032A (ja) | 1991-05-20 | 1991-05-20 | 中央処理装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342032A (ja) |
-
1991
- 1991-05-20 JP JP3114346A patent/JPH04342032A/ja active Pending
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