JP2002268916A - プログラム検証方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 スタックオーバーフローを確実に判別し、不
正なメモリアクセスの発生を検出する。 【解決手段】 上限および下限アドレスにより規定され
る領域に対し設定された不正アクセスとなる範囲のオペ
ランドアドレスを判定し、割込みスタック使用かユーザ
スタック使用かを指定するアクセス種別指定情報を含む
アクセスブレーク制御情報と、割込みスタックモードで
あるかユーザスタックモードであるかを示すスタックモ
ード信号と、前記不正アクセスとなる範囲のオペランド
アドレスの判定結果とをもとに、前記上限アドレスおよ
び前記下限アドレスにより規定される前記スタック領域
のオーバーフローによる不正アクセスを検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プログラムの不
具合を検証するプログラム検証方法および装置に関し、
特に割込みスタックポインタとユーザスタックポインタ
の２つのスタックポインタを有したプロセッサを内蔵し
た集積回路に適用して好適なプログラム検証方法および
装置に関するものである。

【０００２】

【従来の技術】図６は、プログラムの不具合を検証する
ための従来のプログラム検証装置に相当するエミュレー
タデバッガのアクセスチェックブロックの構成を示す回
路ブロック図である。プログラムの不具合の一つとし
て、あるモジュールが、指定されたデータ領域以外の領
域にデータを書き込んでしまう不正アクセスがあるが、
このようなプログラムの不具合の検出方法としては、図
６に示すアクセスチェックブロックなどのハードウェア
を評価チップに搭載し不正なメモリアクセスが発生した
ことを検出するようになっている。

【０００３】図６において、１０１は評価チップにおけ
るデータバス、１０２は同様にアドレスバスである。１
０３は前記アクセスチェックブロックであり、データア
クセス命令実行時のオペランドアドレスに対し正常範囲
または異常範囲を規定するための上限アドレスが設定さ
れる上限レジスタ１１１と下限アドレスが設定される下
限レジスタ１１３、アドレスバス１０２へ出力されたメ
モリアドレスと前記上限アドレスとを比較する比較器１
１２、アドレスバス１０２へ出力されたメモリアドレス
と前記下限アドレスとを比較する比較器１１４、前記上
限アドレスと前記下限アドレスとにより規定される範囲
内の領域に対するアクセスを判定対象とするか、または
前記上限アドレスと前記下限アドレスとにより規定され
る範囲以外の領域に対するアクセスを判定対象とするか
についての設定データが書き込まれる範囲内／外指定レ
ジスタ１１５、前記範囲内／外指定レジスタ１１５に書
き込まれた前記設定データをもとに前記範囲内に前記メ
モリアドレスが入っているか、または前記範囲外の領域
に前記メモリアドレスが入っているかを判定し、前記範
囲外の領域についての不正アクセス、または前記範囲内
の領域についての不正アクセスである場合にデバッガ割
込みを発生させる範囲内外判定部１１６などを備えてい
る。

【０００４】次に動作について説明する。このアクセス
チェックブロック１０３では、あらかじめ上限レジスタ
１１１に異常アクセスの判定対象となる領域を規定する
上限アドレスをデータバス１０１とアドレスバス１０２
を使用して設定し、また、下限レジスタ１１３には異常
アクセスの判定対象となる領域を規定する下限アドレス
をデータバス１０１とアドレスバス１０２を使用して設
定する。また、範囲内外指定レジスタ１１５には、同様
にデータバス１０１とアドレスバス１０２を使用し、前
記上限アドレスと前記下限アドレスとにより規定される
範囲内の領域に対するアクセスを判定対象とするか、ま
たは前記上限アドレスと前記下限アドレスとにより規定
される範囲以外の領域に対するアクセスを判定対象とす
るかについての設定データを書き込む。

【０００５】そして、データアクセス命令実行時にアド
レスバス１０２へ出力されるオペランドアドレスが前記
範囲内外指定レジスタ１１５で設定した範囲に入ってい
ない不正アクセスの場合、または入っている不正アクセ
スの場合にデバッガ割込み信号を出力し、不正なメモリ
アクセスが発生したことを検出する。

【０００６】

【発明が解決しようとする課題】従来のプログラム検証
装置は以上のように構成されていたので、例えば図７に
示すようにワーク領域とスタック領域とが隣接している
場合に、データ領域の破壊を伴うスタックオーバーフロ
ーが発生すると、上限レジスタ１１１の上限アドレスと
下限レジスタの下限アドレスとによりメモリの不正アク
セスを検出するものにあっては、スタックオーバーフロ
ーが発生した結果でワーク領域をアクセスしているの
か、正常なアクセスによりワーク領域をアクセスしてい
るのかを判別することが出来ず、不正なメモリアクセス
の発生を検出できないという課題があった。

【０００７】この発明は、上記のような課題を解決する
ためになされたものであり、従来の構成に対し簡単な変
更とハードウェアの追加だけで、スタックオーバーフロ
ーを確実に判別し不正なメモリアクセスの発生を検出で
きるプログラム検証方法および装置を提供することを目
的とする。

【０００８】

【課題を解決するための手段】この発明に係るプログラ
ム検証方法は、上限アドレスおよび下限アドレスにより
規定される領域に対し設定された不正アクセスとなる範
囲のオペランドアドレスを判定し、割込みスタックポイ
ンタの使用であるか、ユーザスタックポインタの使用で
あるかを指定するアクセス種別指定情報を含むアクセス
ブレーク制御情報と、割込みスタックポインタを使用し
た割込みスタックモードであるかユーザスタックポイン
タを使用したユーザスタックモードであるかを示すスタ
ックモード信号と、前記不正アクセスとなる範囲のオペ
ランドアドレスの前記判定結果とをもとに、前記上限ア
ドレスおよび下限アドレスにより規定される前記割込み
スタックまたは前記ユーザスタックの領域についての不
正アクセスのチェックを行い、前記割込みスタックの領
域または前記ユーザスタックの領域のオーバーフローに
よる不正アクセスを検出するようにしたものである。

【０００９】この発明に係るプログラム検証方法は、ス
タックポインタを用いたアドレッシングか否かを示す信
号を含み、割込みスタックやユーザスタックの領域につ
いてのオーバーフローによる不正アクセスのチェック
と、前記割込みスタックや前記ユーザスタック以外の領
域についてのオーバーフローによる不正アクセスのチェ
ックとを前記信号により切り替えるようにしたものであ
る。

【００１０】この発明に係るプログラム検証方法は、上
限アドレスおよび下限アドレスにより規定される領域に
対し設定された不正アクセスとなる範囲のオペランドア
ドレスを判定し、割込みスタックまたはユーザスタック
の領域をアクセスする際に使用されるレジスタとして、
割込みスタックポインタまたはユーザスタックポイン
タ、さらに通常の汎用レジスタのレジスタ情報であるス
タック操作レジスタ指定情報を含むアクセスブレーク制
御情報と、オペランドアドレス計算に用いた前記レジス
タについてのレジスタ情報と、前記不正アクセスとなる
範囲のオペランドアドレスの判定結果とをもとに、前記
上限アドレスおよび下限アドレスにより規定される前記
割込みスタックまたは前記ユーザスタックの領域につい
ての不正アクセスのチェックを行い、前記割込みスタッ
クまたは前記ユーザスタックの領域のオーバーフローに
よる不正アクセスを検出するようにしたものである。

【００１１】この発明に係るプログラム検証方法は、前
記アクセスブレーク制御情報がスタックポインタを用い
たアドレッシングか否かを示す情報を含み、割込みスタ
ックやユーザスタックの領域についてのオーバーフロー
による不正アクセスのチェックと、前記割込みスタック
や前記ユーザスタック以外の領域についてのオーバーフ
ローによる不正アクセスのチェックとを前記情報により
切り替えるようにしたものである。

【００１２】この発明に係るプログラム検証装置は、上
限アドレスおよび下限アドレスにより規定された領域に
対し設定された不正アクセスとなる範囲のオペランドア
ドレスを判定するアドレス判定回路と、割込みスタック
ポインタの使用であるか、ユーザスタックポインタの使
用であるかを指定するアクセス種別指定情報を含むアク
セスブレーク制御情報が設定されるアクセスブレーク制
御レジスタと、割込みスタックポインタを使用した割込
みスタックモードであるかユーザスタックポインタを使
用したユーザスタックモードであるかを示すスタックモ
ード信号と、前記アドレス判定回路の判定結果とをもと
に、前記割込みスタックまたは前記ユーザスタックの領
域についての不正アクセスのチェックを行い、前記上限
アドレスおよび前記下限アドレスにより規定された前記
割込みスタックの領域または前記ユーザスタックの領域
のオーバーフローによる不正アクセスに対しデバッガ割
込み信号を出力する判定回路とを備えるようにしたもの
である。

【００１３】この発明に係るプログラム検証装置は、ス
タックポインタを用いたアドレッシングか否かを示す命
令デコーダから出力される信号をもとに、割込みスタッ
クの領域またはユーザスタックの領域のオーバーフロー
による不正アクセスのチェックと前記割込みスタックや
前記ユーザスタック以外の領域についてのオーバーフロ
ーによる不正アクセスのチェックとを切り替える切替回
路を判定回路が備えるようにしたものである。

【００１４】この発明に係るプログラム検証装置は、上
限アドレスおよび下限アドレスにより規定された領域に
対し設定された不正アクセスとなる範囲のオペランドア
ドレスを判定するアドレス判定回路と、割込みスタック
またはユーザスタックの領域をアクセスする際に使用さ
れるレジスタとして、割込みスタックポインタまたはユ
ーザスタックポインタ、さらに通常の汎用レジスタのレ
ジスタ情報であるスタック操作レジスタ指定情報を含む
アクセスブレーク制御情報が設定されるアクセスブレー
ク制御レジスタと、前記アクセスブレーク制御レジスタ
に設定された前記アクセスブレーク制御情報と、オペラ
ンドアドレス計算に用いた前記レジスタについてのレジ
スタ情報と、前記アドレス判定回路の判定結果とをもと
に、前記上限アドレスおよび前記下限アドレスにより規
定された前記割込みスタックまたは前記ユーザスタック
の領域についての不正アクセスのチェックを行い、前記
割込みスタックまたは前記ユーザスタックの領域のオー
バーフローによる不正アクセスに対しデバッガ割込み信
号を出力する判定回路とを備えるようにしたものであ
る。

【００１５】この発明に係るプログラム検証装置は、ス
タックポインタを用いたアドレッシングか否かを示す情
報を含むアクセスブレーク制御情報がアクセスブレーク
制御レジスタに設定され、割込みスタックやユーザスタ
ックの領域についての不正アクセスのチェックと、前記
割込みスタックや前記ユーザスタック以外の領域につい
ての不正アクセスのチェックとを前記情報により切り替
える切替回路を判定回路が備えるようにしたものであ
る。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態１．図１は、この発明の実施の形態１による
プログラム検証方法が適用されるプログラム検証装置の
部分構成を示す回路ブロック図である。なお、以下の説
明では、割込み用とユーザ用の２本のスタックポインタ
を有し、ＰＳＷ（Ｐｒｏｇｒａｍ Ｓｔａｔｕｓ Ｗｏ
ｒｄ、プログラム状態語）の“ＳＭ（Ｓｔａｃｋ Ｍｏ
ｄｅ）ビット信号”により、例えば“ＳＭビット信号”
が“Ｌｏｗ”レベルのとき割込みスタックポインタ使
用、“ＳＭビット信号”が“Ｈｉｇｈ”レベルのときユ
ーザスタックポインタ使用というように、どちらのスタ
ックポインタを用いるかを切り替えられる機能を有した
プロセッサを想定したプログラム検証方法およびプログ
ラム検証装置として説明を行う。

【００１７】図において、１は評価チップにおけるアド
レスバス、２は命令デコーダである。符号３は、この実
施の形態１のプログラム検証装置に相当するエミュレー
タデバッガのアクセスチェックブロックを示し、データ
アクセス命令実行時のオペランドアドレスに対し正常範
囲または異常範囲を規定するための上限アドレスが設定
される上限レジスタ（アドレス判定回路）１１と下限ア
ドレスが設定される下限レジスタ（アドレス判定回路）
１２、アドレスバス１へ出力されたデータアクセス命令
実行時のオペランドアドレスと前記上限アドレスとを比
較する比較器（アドレス判定回路）１３、アドレスバス
１へ出力されたデータアクセス命令実行時のオペランド
アドレスと前記下限アドレスとを比較する比較器（アド
レス判定回路）１４、アクセスブレークイネーブルビッ
ト、前記上限アドレスと前記下限アドレスとにより規定
される範囲内の領域に対するアクセスを不正アクセスと
して判定対象とするか、または前記上限アドレスと前記
下限アドレスとにより規定される範囲外の領域に対する
アクセスを不正アクセスとして判定対象とするかなどの
判定条件ビット、アクセス種別指定ビットなどの設定デ
ータが書き込まれるアクセスブレーク制御レジスタ１
５、前記アクセスブレーク制御レジスタ１５に書き込ま
れた前記設定データの前記判定条件ビットをもとに前記
範囲内に前記データアクセス命令実行時のオペランドア
ドレスが入っているか、または前記範囲外の領域に前記
データアクセス命令実行時のオペランドアドレスが入っ
ているかを判定し、前記範囲以外の領域へのアクセスに
ついてそのアドレスを判定し判定信号を出力する範囲内
外判定部（アドレス判定回路）１６、追加ロジック回路
（判定回路）１７などを備えている。

【００１８】追加ロジック回路１７は、“ＳＭビット信
号”とアクセスブレーク制御レジスタ１５の７ビット目
のビットデータとの論理積を出力する第１ＡＮＤゲート
１７ａと、“ＳＭビット信号”を反転した信号とアクセ
スブレーク制御レジスタ１５の６ビット目のビットデー
タとの論理積を出力する第２ＡＮＤゲート１７ｂと、前
記各ＡＮＤゲート１７ａ，１７ｂの出力の論理和を出力
する第１ＯＲゲート１７ｃと、アクセスブレーク制御レ
ジスタ１５の６ビット目と７ビット目のビットデータの
論理和を出力する第２ＯＲゲート１７ｄと、前記第１Ｏ
Ｒゲート１７ｃの出力と前記第２ＯＲゲート１７ｄの出
力と、命令デコーダ２から出力される“信号Ｓ１”との
論理積を出力する第３ＡＮＤゲート１７ｅと、前記第２
ＯＲゲート１７ｄの出力と前記“信号Ｓ１”の論理和を
反転して出力する第１ＮＯＲゲート（切替回路）１７ｆ
と、前記第１ＮＯＲゲート１７ｆの出力と前記第３ＡＮ
Ｄゲート１７ｅの出力との論理和を出力する第３ＯＲゲ
ート１７ｇと、前記第３ＯＲゲート１７ｇの出力とアク
セスブレーク制御レジスタ１５の４ビット目のビットデ
ータと範囲内外判定部１６が出力する判定信号との論理
和をデバッガ割込み信号として出力する第４ＡＮＤゲー
ト１７ｈなどを備えている。

【００１９】図２は、アクセスブレーク制御レジスタ１
５に書き込まれる前記設定データの構成を示すデータ構
成図であり、４ビット目はアクセスブレークイネーブル
ビットであり、例えば“Ｌｏｗ”レベル、“０”をアク
セスブレーク不許可、デバッガ割込み不許可とし、“Ｈ
ｉｇｈ”レベル、“１”をアクセスブレーク許可、デバ
ッガ割込み許可とするビットデータ、５ビット目は判定
条件ビットであり、例えば“Ｌｏｗ”レベル、“０”を
前記上限アドレスと前記下限アドレスとで規定される範
囲内の領域に対するアクセスを不正アクセスとし、また
“Ｈｉｇｈ”レベル、“１”を前記上限アドレスと前記
下限アドレスとで規定される範囲外の領域に対するアク
セスを不正アクセスとするビットデータ、６ビット目と
７ビット目はアクセス種別指定ビットであり、６ビット
目は割込みスタック（ＳＰＩ）使用時についてのアクセ
ス種別指定ビットを示し、例えば“Ｈｉｇｈ”レベル、
“１”が割込みスタック（ＳＰＩ）使用時についてのア
クセスチェックのイネーブルを示すビットデータ、また
７ビット目はユーザスタック（ＳＰＵ）使用時について
のアクセス種別指定ビットを示し、例えば“Ｈｉｇｈ”
レベル、“１”がユーザスタック（ＳＰＵ）使用時につ
いてのアクセスチェックのイネーブルを示すビットデー
タである。

【００２０】次に動作について説明する。アクセスチェ
ックブロック３に対する入力は、アドレスバス１上に出
力されるデータアクセス命令実行時のオペランドアドレ
スと、ＰＳＷ（ＰｒｏｇｒａｍＳｔａｔｕｓ Ｗｏｒ
ｄ、プログラム状態語）の“ＳＭ（Ｓｔａｃｋ Ｍｏｄ
ｅ）ビット信号”、スタックポインタを用いたアドレッ
シングか否かを示す１ビットの“信号Ｓ１”である。な
お、“ＳＭビット信号”は、“Ｌｏｗ”レベルのとき割
込みスタックポインタ使用、“Ｈｉｇｈ”レベルのとき
ユーザスタックポインタ使用を示す信号（割込みスタッ
クモードであるかユーザスタックモードであるかを示す
スタックモード信号）である。また、“信号Ｓ１”は、
“スタックポインタを用いたアドレッシングであるとき
に“Ｈｉｇｈ”レベルとなり、またスタックポインタを
用いないアクセスで“Ｌｏｗ”レベルとなる信号であ
る。この、スタックポインタを用いたアドレッシングか
否かを示す“信号Ｓ１”は、命令デコーダ２が生成し出
力する。なお、アクセスブレーク制御レジスタ１５は、
アドレスバスやデータバスに接続されており、図示して
いないＣＰＵやＤＳＰなどにより読み書き可能になって
いる。

【００２１】割込みスタックのオーバーフローのチェッ
クは次のように行われる。すなわち、前記割込みスタッ
ク領域の上限アドレスを上限レジスタ１１へ設定し、ま
た下限アドレスを下限レジスタ１２へ設定する。次に、
アクセスブレーク制御レジスタ１５の５ビット目へ判定
条件ビットとして範囲外指定を示す。例えば“Ｈｉｇ
ｈ”レベル、“１”のビットデータを設定し、また、ア
クセス種別指定ビットとして６ビット目に割込みスタッ
ク使用時のチェックを示す“Ｈｉｇｈ”レベル、“１”
のビットデータを設定し、また、７ビット目にユーザス
タック使用時のチェックではないことを示す“Ｌｏｗ”
レベル、“０”のビットデータを設定する。これら各設
定をアクセスブレーク制御レジスタ１５に対し行なった
後、アクセスブレーク制御レジスタ１５の４ビット目の
アクセスブレークイネーブルビットとして“Ｈｉｇｈ”
レベル、“１”を設定し、検証対象のプログラムを実行
する。

【００２２】この検証対象のプログラムが実行され、割
込みスタックのオーバーフローとなる不正アクセスが発
生すると、範囲内外判定部１６では前記割込みスタック
領域外のアクセスのアドレスについて、比較器１３から
出力された比較結果と、比較器１４から出力された比較
結果とにより判定し、“Ｈｉｇｈ”レベルの判定信号を
出力する。一方、前記第３ＡＮＤゲート１７ｅの出力
は、第１の入力端子に入力される“信号Ｓ１”が“Ｈｉ
ｇｈ”レベル、第２の入力端子へ入力される前記第２Ｏ
Ｒゲート１７ｄの出力が“Ｈｉｇｈ”レベル、また、第
３の入力端子へ入力される前記第１ＯＲゲート１７ｃの
出力は、第２ＡＮＤゲート１７ｂの出力が“Ｈｉｇｈ”
レベルとなることから“Ｈｉｇｈ”レベルとなり、第４
ＡＮＤゲート１７ｈからは“Ｈｉｇｈ”レベル、“１”
のデバッガ割込み信号が出力される。

【００２３】次に、ユーザスタックのオーバーフローの
チェックについて説明する。前記ユーザスタック領域の
上限アドレスを上限レジスタ１１へ設定し、また下限ア
ドレスを下限レジスタ１２へ設定する。次に、アクセス
ブレーク制御レジスタ１５の５ビット目へ判定条件ビッ
トとして範囲外指定を示す例えば“Ｈｉｇｈ”レベル、
“１”のビットデータを設定し、また、アクセス種別指
定ビットとして６ビット目に割込みスタック使用時のチ
ェックではないことを示す“Ｌｏｗ”レベル、“０”の
ビットデータを設定し、また、７ビット目にユーザスタ
ック使用時のチェックであることを示す“Ｈｉｇｈ”レ
ベル、“１”のビットデータを設定する。これら各設定
をアクセスブレーク制御レジスタ１５に対し行なった
後、アクセスブレーク制御レジスタ１５の４ビット目の
アクセスブレークイネーブルビットとして“Ｈｉｇｈ”
レベル、“１”を設定し、検証対象のプログラムを実行
する。

【００２４】この検証対象のプログラムが実行され、ユ
ーザスタックのオーバーフローとなる不正アクセスが発
生すると、範囲内外判定部１６では前記ユーザスタック
領域外のアクセスのアドレスについて、比較器１３から
出力された比較結果と、比較器１４から出力された比較
結果により判定し、“Ｈｉｇｈ”レベルの判定信号を出
力する。一方、前記第３ＡＮＤゲート１７ｅの出力は、
第１の入力端子に入力される“信号Ｓ１”が“Ｈｉｇ
ｈ”レベル、第２の入力端子へ入力される前記第２ＯＲ
ゲート１７ｄの出力が“Ｈｉｇｈ”レベル、また、第３
の入力端子へ入力される前記第１ＯＲゲート１７ｃの出
力は、前記第１ＡＮＤゲート１７ａの出力が“Ｈｉｇ
ｈ”レベル、“１”であることから“Ｈｉｇｈ”レベル
となり、第４ＡＮＤゲート１７ｈからは“Ｈｉｇｈ”レ
ベル、“１”のデバッガ割込み信号が出力される。

【００２５】なお、アクセスブレーク制御レジスタ１５
に対しアクセス種別指定ビットのビットデータを、６ビ
ット目および７ビット目ともに“Ｌｏｗ”レベル、
“０”に設定すると、第１ＮＯＲゲート１７ｆの一方の
入力端子が“Ｌｏｗ”レベル、“０”になり、他方の入
力端子への“信号Ｓ１”はスタックポインタを用いない
アクセスで“Ｌｏｗ”レベルとなるため、スタックポイ
ンタを用いたアドレッシング以外の通常のメモリ領域の
アクセス時には前記第１ＮＯＲゲート１７ｆの出力は
“Ｈｉｇｈ”レベル、“１”となる。この結果、前記上
限レジスタ１１へ前記通常のメモリ領域の上限アドレス
を設定し、前記下限レジスタ１２へ前記メモリ領域の下
限アドレスを設定し、アクセスブレーク制御レジスタ１
５の５ビット目の判定条件ビットへ範囲外を示すビット
データを設定し、さらに前記アクセス種別指定ビットの
ビットデータを、６ビット目および７ビット目ともに
“Ｌｏｗ”レベル、“０”に設定しておくことで、前記
通常のメモリ領域へのアクセスについて不正アクセスが
発生すると第４ＡＮＤゲート１７ｈからは“Ｈｉｇｈ”
レベル、“１”のデバッガ割込み信号が出力されること
になり、前記メモリ領域のアクセスについて不正アクセ
スのチェックを行うことが出来る。

【００２６】以上のように、この実施の形態１によれ
ば、スタック領域とワーク領域とが隣接して設けられて
いる場合であっても、前記スタック領域のアクセスにつ
いて、または前記ワーク領域のアクセスについて発生す
る不正アクセスについてそれぞれデバッガ割込み信号を
出力できるプログラム検証方法および装置が得られる効
果がある。

【００２７】実施の形態２．図３は、この発明の実施の
形態２によるプログラム検証方法が適用されるプログラ
ム検証装置のアクセスチェックブロックの構成を示す回
路ブロック図、図４は図３で破線で示す範囲５１の回路
構成の拡大図である。なお、図３において図１と同一ま
たは相当の部分については同一の符号を付し説明を省略
する。図３において、２１はアクセスブレーク制御レジ
スタであり、図４に示すように第１アクセスブレーク制
御レジスタ３１と第２アクセスブレーク制御レジスタ３
２からなる。

【００２８】第１アクセスブレーク制御レジスタ３１
は、図５に示すように、３ビット目にはアクセス種別指
定のためのビットデータ（“Ｌｏｗ”レベル、“０”が
スタック領域以外のアクセス、“Ｈｉｇｈ”レベル、
“１”がスタック領域のアクセス種別指定を示す）、４
ビット目にはアクセスブレークイネーブルビット（“Ｌ
ｏｗ”レベル、“０”が不許可、“Ｈｉｇｈ”レベル、
“１”が許可を示す）を設定し、５ビット目には判定条
件ビットを設定する。この判定条件ビットは、例えば
“Ｌｏｗ”レベル、“０”を前記上限アドレスと前記下
限アドレスとで規定される範囲内の領域に対するアクセ
スを不正アクセスとし、また“Ｈｉｇｈ”レベル、
“１”を前記上限アドレスと前記下限アドレスとで規定
される範囲外の領域に対するアクセスを不正アクセスと
するビットデータである。

【００２９】６ビット目と７ビット目はスタック操作レ
ジスタ指定ビットであり、６ビット目は割込みスタック
（ＳＰＩ）アクセスに用いるスタック操作レジスタ情報
を示し、例えば“Ｈｉｇｈ”レベル、“１”が割込みス
タックアクセスに用いる割込みスタックポインタのスタ
ック操作レジスタ情報を示し、また７ビット目はユーザ
スタック（ＳＰＵ）アクセスに用いるスタック操作レジ
スタ情報を示し、例えば“Ｈｉｇｈ”レベル、“１”が
ユーザスタックアクセスに用いるユーザスタックポイン
タのスタック操作レジスタ情報を示すビットデータであ
る。

【００３０】第２アクセスブレーク制御レジスタ３２の
０ビット目から１４ビット目までの各ビットは、スタッ
ク操作に汎用レジスタが用いられる場合の、前記汎用レ
ジスタのレジスタ番号（レジスタ情報）ｒ０〜ｒ１４に
対応するスタック操作レジスタ指定ビットが設定され
る。このオペランドアドレス計算に用いたレジスタ情報
ｒ０〜ｒ１４は命令デコーダ２３から出力される。

【００３１】２２は追加ロジック回路（判定回路）、２
３はオペランドアドレス計算に用いた汎用レジスタのレ
ジスタ情報ｒ０，ｒ１，ｒ２，…，ｒ１４と、割込みス
タックＳＰＩ、ユーザスタックＳＰＵなどのスタック操
作レジスタ情報ＳＰＩ，ＳＰＵを出力する命令デコー
ダ、４１は前記アドレスチェックブロックである。追加
ロジック回路２２は、図４に示すようにユーザスタック
ＳＰＵを用いたアドレッシングのときに命令デコーダ２
３から出力されるスタック操作レジスタ情報ＳＰＵと第
１アクセスブレーク制御レジスタ３１の７ビット目のビ
ットデータとの論理積を出力するＡＮＤゲート２２ａ
と、同様に割込みスタックＳＰＩを用いたアドレッシン
グのときに命令デコーダ２３から出力されるスタック操
作レジスタ情報ＳＰＩと第１アクセスブレーク制御レジ
スタ３１の６ビット目のビットデータとの論理積を出力
するＡＮＤゲート２２ｂと、命令デコーダ２３から出力
されるレジスタ情報ｒ１４と第２アクセスブレーク制御
レジスタ３２の１４ビット目のビットデータとの論理積
を出力するＡＮＤゲート２２ｃと、命令デコーダ２３か
ら出力されるレジスタ情報ｒ１３と第２アクセスブレー
ク制御レジスタ３２の１３ビット目のビットデータとの
論理積を出力するＡＮＤゲートと、同様にレジスタ情報
ｒ１２と第２アクセスブレーク制御レジスタ３２の１２
ビット目のビットデータとの論理積を出力するＡＮＤゲ
ート……と、命令デコーダ２３から出力されるレジスタ
情報ｒ２と第２アクセスブレーク制御レジスタ３２の２
ビット目のビットデータとの論理積を出力するＡＮＤゲ
ート２２ｄと、命令デコーダ２３から出力されるレジス
タ情報ｒ１と第２アクセスブレーク制御レジスタ３２の
１ビット目のビットデータとの論理積を出力するＡＮＤ
ゲート２２ｅと、命令デコーダ２３から出力されるレジ
スタ情報ｒ０と第２アクセスブレーク制御レジスタ３２
の０ビット目のビットデータとの論理積を出力するＡＮ
Ｄゲート２２ｆを有している。また、前記各ＡＮＤゲー
トの論理和を出力するＯＲゲート２２ｇ、ＯＲゲート２
２ｇと第１アクセスブレーク制御レジスタ３１の３ビッ
ト目のビットデータとの論理和を反転して出力するＮＯ
Ｒゲート（切替回路）２２ｈと、前記ＯＲゲート２２ｇ
の出力と第１アクセスブレーク制御レジスタ３１の３ビ
ット目のビットデータとの論理和を出力するＡＮＤゲー
ト２２ｉと、前記ＮＯＲゲート２２ｈの出力と前記ＡＮ
Ｄゲート２２ｉの出力との論理和を出力するＯＲゲート
２２ｊと、ＯＲゲート２２ｊの出力と前記第１アクセス
ブレーク制御レジスタ３１の４ビット目のビットデータ
と範囲内外判定ブロック１６の判定結果出力との論理積
を出力するＡＮＤゲート２ｋなどを備えている。

【００３２】次に動作について説明する。アクセスチェ
ックブロック４１に対する入力は、アドレスバス１上に
出力されるデータアクセス命令実行時のオペランドアド
レスと、オペランドアドレス計算に用いた汎用レジスタ
についてのレジスタ情報（ｒ０，ｒ１，…，ｒ１４）と
割込みスタックやユーザスタックのスタック操作レジス
タ情報ＳＰＩ，ＳＰＵなどである。なお、第１アクセス
ブレーク制御レジスタ３１と第２アクセスブレーク制御
レジスタ３２は、アドレスバス、データバスに接続され
ており、図示していないＣＰＵやＤＳＰなどにより読み
書き可能になっている。

【００３３】このアクセスチェックブロック４１では、
不正なデータアクセスが行われたことを検知すると、デ
バッガ割込みを行うように条件付けられており、図示し
ていないデバッガを呼び出す。この実施の形態２による
割込みスタックのオーバーフローのチェックは次のよう
に行う。すなわち、前記割込みスタック領域の上限アド
レスを上限レジスタ１１へ設定し、また下限アドレスを
下限レジスタ１２へ設定する。次に、第１アクセスブレ
ーク制御レジスタ３１の３ビット目へアクセス種別指定
ビットとしてスタック領域へのアクセスであることを示
す“Ｈｉｇｈ”レベル、“１”を設定する。また、５ビ
ット目の判定条件ビットとして範囲外指定を示す“Ｈｉ
ｇｈ”レベル、“１”のビットデータを設定し、また、
割込みスタックのアクセスに用いるレジスタに該当する
ビット（第１アクセスブレーク制御レジスタ３１の６ビ
ット目、第２アクセスブレーク制御レジスタ３２の０ビ
ット目から１４ビット目までのいずれかのビット）に
“Ｈｉｇｈ”レベル、“１”のビットデータを設定した
後、４ビット目のアクセスブレークイネーブルビットと
して“Ｈｉｇｈ”レベル、“１”を設定し、検証対象の
プログラムを実行する。

【００３４】この検証対象のプログラムが実行され、前
記割込みスタックのオーバーフローとなる不正アクセス
が発生すると、範囲内外判定部１６では前記割込みスタ
ック領域外のアクセスのアドレスについて、比較器１３
から出力された比較結果と、比較器１４から出力された
比較結果とにより判定し、“Ｈｉｇｈ”レベルの判定信
号を出力する。一方、前記ＡＮＤゲート２２ｃからＡＮ
Ｄゲート２２ｆまでのいずれかの出力、またはＡＮＤゲ
ート２２ｂの出力が“Ｈｉｇｈ”レベルとなり、さらに
ＡＮＤゲート２２ｉも“Ｈｉｇｈ”レベルとなり、ＡＮ
Ｄゲート２２ｋでは前記判定信号と前記ＡＮＤゲート２
２ｉの出力と前記アクセスブレークイネーブルビットと
から“Ｈｉｇｈ”レベルのデバッガ割込み信号を出力す
ることになる。

【００３５】次に、ユーザスタックのオーバーフローの
チェックについて説明する。前記ユーザスタック領域の
上限アドレスを上限レジスタ１１へ設定し、また下限ア
ドレスを下限レジスタ１２へ設定する。次に、第１アク
セスブレーク制御レジスタ３１の５ビット目へ判定条件
ビットとして範囲外指定を示す例えば“Ｈｉｇｈ”レベ
ル、“１”のビットデータを設定し、また、アクセス種
別指定ビットとして３ビット目にスタック領域のアクセ
スであることを示す“Ｈｉｇｈ”レベル、“１”のビッ
トデータを設定し、また、ユーザスタックアクセスに用
いるレジスタに該当するビット（第１アクセスブレーク
制御レジスタ３１の７ビット目、第２アクセスブレーク
制御レジスタ３２の０ビット目から１４ビット目までの
いずれかのビット）を“Ｈｉｇｈ”レベル、“１”に設
定した後、４ビット目のアクセスブレークイネーブルビ
ットとして“Ｈｉｇｈ”レベル、“１”を設定し、検証
対象のプログラムを実行する。

【００３６】この検証対象のプログラムが実行され、ユ
ーザスタックのオーバーフローとなる不正アクセスが発
生すると、範囲内外判定部１６では前記ユーザスタック
領域外のアクセスのアドレスについて、比較器１３から
出力された比較結果と、比較器１４から出力された比較
結果とにより判定し、“Ｈｉｇｈ”レベルの判定信号を
出力する。一方、ＡＮＤゲート２２ａ、ＡＮＤゲート２
２ｃ，２２ｄ，２２ｅ，２２ｆのいずれかの出力は、命
令デコーダ２３から出力された前記レジスタ情報と、第
１アクセスブレーク制御レジスタ３１の７ビット目のビ
ットデータ、第２アクセスブレーク制御レジスタ３２の
０ビット目から１４ビット目のビットデータとの間で行
われた論理積演算結果から“Ｈｉｇｈ”レベルとなり、
さらにＡＮＤゲート２２ｉも“Ｈｉｇｈ”レベルとな
り、ＡＮＤゲート２２ｋでは範囲内外判定部１６の前記
判定信号と前記ＡＮＤゲート２２ｉの出力と前記アクセ
スブレークイネーブルビットとから“Ｈｉｇｈ”レベ
ル、“１”のデバッガ割込み信号を出力する。

【００３７】なお、第１アクセスブレーク制御レジスタ
３１に対し３ビット目のアクセス種別指定ビットのビッ
トデータを“Ｌｏｗ”レベル、“０”に設定して、ＮＯ
Ｒゲート２２ｈの一方の入力端子が“Ｌｏｗ”レベル、
“０”になるようにする。また、第１アクセスブレーク
制御レジスタ３１の６ビット目と７ビット目に設定する
ビットデータを“Ｌｏｗ”レベル、“０”、第２アクセ
スブレーク制御レジスタ３２の０ビット目から１４ビッ
ト目までに設定するビットデータを全て“Ｌｏｗ”レベ
ルにする。そして、スタック領域以外の通常の領域につ
いての不正アクセスをチェックする構成にする。この結
果、ＮＯＲゲート２２ｈの両方の入力端子が“Ｌｏｗ”
レベル、ＮＯＲゲート２２ｈの出力を“Ｈｉｇｈ”レベ
ルにして、スタック領域以外の通常のメモリ領域の不正
アクセス時に前記ＡＮＤゲート２２ｋの出力は、範囲内
外判定部１６が前記上限アドレスと前記下限アドレスと
により規定される前記通常のメモリ領域外のアクセスの
アドレスを検出したときの判定出力により“Ｈｉｇｈ”
レベル、“１”となる。このようにして、前記スタック
領域以外の通常のメモリ領域の不正アクセス時にデバッ
ガ割込み信号を出力させる。

【００３８】この結果、前記上限レジスタ１１へ前記通
常のメモリ領域の上限アドレスを設定し、前記下限レジ
スタ１２へ前記メモリ領域の下限アドレスを設定し、第
１アクセスブレーク制御レジスタ３１の５ビット目の判
定条件ビットへ範囲外を示すビットデータを設定し、前
記第１アクセスブレーク制御レジスタ３１と第２アクセ
スブレーク制御レジスタ３２には、割込みスタックアク
セスに用いるスタック操作レジスタ情報ＳＰＩ、ユーザ
スタックアクセスに用いるスタック操作レジスタ情報Ｓ
ＰＵ、オペランドアドレス計算に用いたレジスタを指定
するレジスタ情報として全て“Ｌｏｗ”レベル、“０”
を設定することで、前記通常のメモリ領域へのアクセス
について不正アクセスが発生すると、ＡＮＤゲート２２
ｋからデバッガ割込み信号が出力されるため、前記スタ
ック領域以外のメモリ領域の不正アクセスについてチェ
ックを行うことが出来る。

【００３９】この実施の形態２では、前記実施の形態１
とは異なり、通常の汎用レジスタを用いてスタック領域
をアクセスするようなアプリケーション、例えばコンパ
イラのように汎用レジスタの１つをフレームポインタに
してスタック領域をアクセスすることのあるアプリケー
ションに対しても、その汎用レジスタについてのレジス
タ情報を第２アクセスブレーク制御レジスタ３２の０ビ
ット目から１４ビット目までのいずれかに設定すること
で、前記スタック領域のスタックオーバーフローの検知
を行うことが可能になる。

【００４０】以上のように、この実施の形態２によれ
ば、前記実施の形態１の効果に加えて、コンパイラのよ
うに汎用レジスタの１つをフレームポインタにしてスタ
ック領域をアクセスすることのあるアプリケーションの
ように、割込みスタックポインタやユーザスタックポイ
ンタとは異なる通常の汎用レジスタをポインタにして用
いてスタック領域をアクセスするようなアプリケーショ
ンに対しても、スタックオーバーフローの検知を行うこ
とが可能になるプログラム検証方法および装置が得られ
る効果がある。

【００４１】

【発明の効果】以上のように、この発明によれば、上限
アドレスおよび下限アドレスにより規定される領域に対
し設定された不正アクセスとなる範囲のオペランドアド
レスを判定し、割込みスタックポインタの使用である
か、ユーザスタックポインタの使用であるかを指定する
アクセス種別指定情報を含むアクセスブレーク制御情報
と、割込みスタックポインタを使用した割込みスタック
モードであるかユーザスタックポインタを使用したユー
ザスタックモードであるかを示すスタックモード信号
と、前記不正アクセスとなる範囲のオペランドアドレス
の前記判定結果とをもとに、前記上限アドレスおよび下
限アドレスにより規定される前記割込みスタックまたは
前記ユーザスタックの領域についての不正アクセスのチ
ェックを行い、前記割込みスタックの領域または前記ユ
ーザスタックの領域のオーバーフローによる不正アクセ
スを検出するようにしたので、従来の構成に対し簡単な
変更を施すだけでスタックオーバーフローを確実に判別
でき、不正なメモリアクセスの発生を検出でき、特にワ
ーク領域とスタック領域とが隣接して設定されていて
も、スタックオーバーフローを確実に判別でき、不正な
メモリアクセスの発生を検出できる効果がある。

【００４２】この発明によれば、割込みスタックやユー
ザスタックの領域についてのオーバーフローによる不正
アクセスのチェックと、前記割込みスタックや前記ユー
ザスタック以外の領域についてのオーバーフローによる
不正アクセスのチェックとを、スタックポインタを用い
たアドレッシングか否かを示す信号により切り替えるよ
うにしたので、割込みスタックやユーザスタックの領域
だけでなく、前記領域以外の通常のメモリ領域につい
て、前記信号により切り替えることでオーバーフローに
よる不正アクセスチェックを行える効果がある。

【００４３】この発明によれば、上限アドレスおよび下
限アドレスにより規定される領域に対し設定された不正
アクセスとなる範囲のオペランドアドレスを判定し、割
込みスタックまたはユーザスタックの領域をアクセスす
る際に使用されるレジスタとして、割込みスタックポイ
ンタまたはユーザスタックポインタ、さらに通常の汎用
レジスタのレジスタ情報であるスタック操作レジスタ指
定情報を含むアクセスブレーク制御情報と、オペランド
アドレス計算に用いた前記レジスタについてのレジスタ
情報と、前記不正アクセスとなる範囲のオペランドアド
レスの判定結果とをもとに、前記上限アドレスおよび下
限アドレスにより規定される前記割込みスタックまたは
前記ユーザスタックの領域についての不正アクセスのチ
ェックを行い、前記割込みスタックまたは前記ユーザス
タックの領域のオーバーフローによる不正アクセスを検
出するように構成したので、汎用レジスタの一つをポイ
ンタにしてスタック領域をアクセスするような場合に
も、従来の構成に対し簡単な変更を施すだけでスタック
オーバーフローを確実に判別でき、不正なメモリアクセ
スの発生を検出でき、特にワーク領域とスタック領域と
が隣接して設定されていても、スタックオーバーフロー
を確実に判別でき、不正なメモリアクセスの発生を検出
できる効果がある。

【００４４】この発明によれば、割込みスタックやユー
ザスタックの領域についてのオーバーフローによる不正
アクセスのチェックと、前記割込みスタックや前記ユー
ザスタック以外の領域についてのオーバーフローによる
不正アクセスのチェックとをスタックポインタを用いた
アドレッシングか否かを示す情報により切り替えるよう
にしたので、割込みスタックやユーザスタックの領域だ
けでなく、前記領域以外の通常のメモリ領域について、
前記情報により切り替えることでオーバーフローによる
不正アクセスチェックを行える効果がある。

【００４５】この発明によれば、上限アドレスおよび下
限アドレスにより規定された領域に対し設定された不正
アクセスとなる範囲のオペランドアドレスを判定するア
ドレス判定回路の判定結果と、アクセスブレーク制御レ
ジスタに設定されたアクセス種別指定情報を含むアクセ
スブレーク制御情報と、割込みスタックポインタを使用
した割込みスタックモードであるかユーザスタックポイ
ンタを使用したユーザスタックモードであるかを示すス
タックモード信号とをもとに、前記上限アドレスおよび
前記下限アドレスにより規定された前記割込みスタック
または前記ユーザスタックの領域についての不正アクセ
スのチェックを行い、前記割込みスタックの領域または
前記ユーザスタックの領域のオーバーフローによる不正
アクセスに対しデバッガ割込み信号を出力する判定回路
を備えるように構成したので、従来の構成に対し簡単な
変更を施すだけでスタックオーバーフローを確実に判別
でき、不正なメモリアクセスの発生を検出でき、特にワ
ーク領域とスタック領域とが隣接して設定されていて
も、スタックオーバーフローを確実に判別でき、不正な
メモリアクセスの発生を検出できる効果がある。

【００４６】この発明によれば、割込みスタックの領域
またはユーザスタックの領域のオーバーフローによる不
正アクセスのチェックと前記割込みスタックや前記ユー
ザスタック以外の領域についてのオーバーフローによる
不正アクセスのチェックとを、スタックポインタを用い
たアドレッシングか否かを示す命令デコーダから出力さ
れる信号をもとに切り替える切替回路を備えるように構
成したので、割込みスタックやユーザスタックの領域だ
けでなく、前記領域以外の通常のメモリ領域について、
前記信号により切り替えることでオーバーフローによる
不正アクセスチェックを行える効果がある。

【００４７】この発明によれば、割込みスタックまたは
ユーザスタックの領域をアクセスする際に使用されるレ
ジスタとして、割込みスタックポインタまたはユーザス
タックポインタ、さらに通常の汎用レジスタのレジスタ
情報であるスタック操作レジスタ指定情報を含むアクセ
スブレーク制御情報が設定されるアクセスブレーク制御
レジスタと、前記アクセスブレーク制御レジスタに設定
された前記アクセスブレーク制御情報と、オペランドア
ドレス計算に用いた前記レジスタについてのレジスタ情
報と、上限アドレスと下限アドレスとにより規定される
領域に対し設定された不正アクセスとなる範囲のオペラ
ンドアドレスを判定するアドレス判定回路の判定結果と
をもとに、前記上限アドレスと前記下限アドレスとによ
り規定される前記割込みスタックまたは前記ユーザスタ
ックの領域についての不正アクセスのチェックを行い、
前記割込みスタックまたは前記ユーザスタックの領域の
オーバーフローによる不正アクセスに対しデバッガ割込
み信号を出力する判定回路とを備えるように構成したの
で、汎用レジスタの一つをポインタにしてスタック領域
をアクセスするような場合にも、従来の構成に対し簡単
な変更を施すだけでスタックオーバーフローを確実に判
別でき、不正なメモリアクセスの発生を検出でき、特に
ワーク領域とスタック領域とが隣接して設定されていて
も、スタックオーバーフローを確実に判別でき、不正な
メモリアクセスの発生を検出できる効果がある。

【００４８】この発明によれば、割込みスタックやユー
ザスタックの領域についての不正アクセスのチェック
と、前記割込みスタックや前記ユーザスタック以外の領
域についての不正アクセスのチェックとを、アクセスブ
レーク制御レジスタに設定された、スタックポインタを
用いたアドレッシングか否かを示す情報により切り替え
る切替回路を判定回路が備えるように構成したので、割
込みスタックやユーザスタックの領域だけでなく、前記
領域以外の通常のメモリ領域について、前記情報により
切り替えることでオーバーフローによる不正アクセスチ
ェックを行える効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のプログラム検証方
法が適用されるプログラム検証装置の部分構成を示す回
路ブロック図である。

【図２】 この発明の実施の形態１のプログラム検証方
法が適用されるプログラム検証装置のアクセスブレーク
制御レジスタに書き込まれる設定データの構成を示すデ
ータ構成図である。

【図３】 この発明の実施の形態２のプログラム検証方
法が適用されるプログラム検証装置の部分構成を示す回
路ブロック図である。

【図４】 この発明の実施の形態２のプログラム検証方
法が適用されるプログラム検証装置の部分構成を拡大し
て示す回路ブロック図である。

【図５】 この発明の実施の形態２のプログラム検証方
法が適用されるプログラム検証装置の第１アクセスブレ
ーク制御レジスタおよび第２アクセスブレーク制御レジ
スタに書き込まれる設定データの構成を示すデータ構成
図である。

【図６】 従来のプログラム検証装置に相当するエミュ
レータデバッガのアクセスチェックブロックの構成を示
す回路ブロック図である。

【図７】 隣接しているワーク領域とスタック領域とを
示す説明図である。

【符号の説明】

２，２３ 命令デコーダ、１１ 上限レジスタ（アドレ
ス判定回路）、１２下限レジスタ（アドレス判定回
路）、１３，１４ 比較器（アドレス判定回路）、１５
アクセスブレーク制御レジスタ、１６ 範囲内外判定
部（アドレス判定回路）、１７，２２ 追加ロジック回
路（判定回路）、１７ｆ，２２ｈ ＮＯＲゲート（切替
回路）、３１ 第１アクセスブレーク制御レジスタ、３
２ 第２アクセスブレーク制御レジスタ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 スタックオーバーフローによる不正なメ
   モリアクセスの発生を検出する、プログラムのデバッグ
   のためのプログラム検証方法であって、 上限アドレスおよび下限アドレスにより規定される領域
   に対し設定された不正アクセスとなる範囲のオペランド
   アドレスを判定し、割込みスタックポインタの使用であ
   るか、ユーザスタックポインタの使用であるかを指定す
   るアクセス種別指定情報を含むアクセスブレーク制御情
   報と、割込みスタックポインタを使用した割込みスタッ
   クモードであるかユーザスタックポインタを使用したユ
   ーザスタックモードであるかを示すスタックモード信号
   と、前記不正アクセスとなる範囲のオペランドアドレス
   の前記判定結果とをもとに、前記上限アドレスおよび下
   限アドレスにより規定される前記割込みスタックまたは
   前記ユーザスタックの領域についての不正アクセスのチ
   ェックを行い、前記割込みスタックの領域または前記ユ
   ーザスタックの領域のオーバーフローによる不正アクセ
   スを検出するプログラム検証方法。
2. 【請求項２】 スタックポインタを用いたアドレッシン
   グか否かを示す信号を含み、前記割込みスタックや前記
   ユーザスタックの領域についての不正アクセスのチェッ
   クと、前記割込みスタックや前記ユーザスタック以外の
   領域についての不正アクセスのチェックとを前記信号に
   より切り替えることを特徴とする請求項１記載のプログ
   ラム検証方法。
3. 【請求項３】 スタックオーバーフローによる不正なメ
   モリアクセスの発生を検出する、プログラムのデバッグ
   を行うためのプログラム検証方法であって、 上限アドレスおよび下限アドレスにより規定される領域
   に対し設定された不正アクセスとなる範囲のオペランド
   アドレスを判定し、 割込みスタックまたはユーザスタックの領域をアクセス
   する際に使用されるレジスタとして、割込みスタックポ
   インタまたはユーザスタックポインタ、さらに通常の汎
   用レジスタのレジスタ情報であるスタック操作レジスタ
   指定情報を含むアクセスブレーク制御情報と、オペラン
   ドアドレス計算に用いた前記レジスタについてのレジス
   タ情報と、前記不正アクセスとなる範囲のオペランドア
   ドレスの判定結果とをもとに、前記上限アドレスおよび
   下限アドレスにより規定される前記割込みスタックまた
   は前記ユーザスタックの領域についての不正アクセスの
   チェックを行い、前記割込みスタックまたは前記ユーザ
   スタックの領域のオーバーフローによる不正アクセスを
   検出するプログラム検証方法。
4. 【請求項４】 前記アクセスブレーク制御情報は、スタ
   ックポインタを用いたアドレッシングか否かを示す情報
   を含み、割込みスタックやユーザスタックの領域につい
   ての不正アクセスのチェックと、前記割込みスタックや
   前記ユーザスタック以外の領域についての不正アクセス
   のチェックとを前記情報により切り替えることを特徴と
   する請求項３記載のプログラム検証方法。
5. 【請求項５】 スタックオーバーフローによる不正なメ
   モリアクセスの発生を検出し、プログラムのデバッグを
   行うためのプログラム検証装置であって、 上限アドレスおよび下限アドレスにより規定される領域
   に対し設定された不正アクセスとなる範囲のオペランド
   アドレスを判定するアドレス判定回路と、 割込みスタックポインタの使用であるか、ユーザスタッ
   クポインタの使用であるかを指定するアクセス種別指定
   情報を含むアクセスブレーク制御情報が設定されるアク
   セスブレーク制御レジスタと、 割込みスタックポインタを使用した割込みスタックモー
   ドであるかユーザスタックポインタを使用したユーザス
   タックモードであるかを示すスタックモード信号と、前
   記アドレス判定回路の判定結果とをもとに、前記上限ア
   ドレスおよび前記下限アドレスにより規定される前記割
   込みスタックまたは前記ユーザスタックの領域について
   の不正アクセスのチェックを行い、前記割込みスタック
   の領域または前記ユーザスタックの領域のオーバーフロ
   ーによる不正アクセスに対しデバッガ割込み信号を出力
   する判定回路と、 を備えたことを特徴とするプログラム検証装置。
6. 【請求項６】 前記判定回路は、スタックポインタを用
   いたアドレッシングか否かを示す命令デコーダから出力
   される信号をもとに、前記割込みスタックの領域または
   前記ユーザスタックの領域のオーバーフローによる不正
   アクセスのチェックと前記割込みスタックや前記ユーザ
   スタック以外の領域についての不正アクセスのチェック
   とを切り替える切替回路を備えていることを特徴とする
   請求項５記載のプログラム検証装置。
7. 【請求項７】 スタックオーバーフローによる不正なメ
   モリアクセスの発生を検出し、プログラムのデバッグを
   行うためのプログラム検証装置であって、 上限アドレスおよび下限アドレスにより規定された領域
   に対し設定された不正アクセスとなる範囲のオペランド
   アドレスを判定するアドレス判定回路と、 割込みスタックまたはユーザスタックの領域をアクセス
   する際に使用されるレジスタとして、割込みスタックポ
   インタまたはユーザスタックポインタ、さらに通常の汎
   用レジスタのレジスタ情報であるスタック操作レジスタ
   指定情報を含むアクセスブレーク制御情報が設定される
   アクセスブレーク制御レジスタと、 前記アクセスブレーク制御レジスタに設定された前記ア
   クセスブレーク制御情報と、オペランドアドレス計算に
   用いた前記レジスタについてのレジスタ情報と、前記ア
   ドレス判定回路による判定結果とをもとに、前記上限ア
   ドレスおよび前記下限アドレスにより規定された前記割
   込みスタックまたは前記ユーザスタックの領域について
   の不正アクセスのチェックを行い、前記割込みスタック
   または前記ユーザスタックの領域のオーバーフローによ
   る不正アクセスに対しデバッガ割込み信号を出力する判
   定回路と、 を備えたプログラム検証装置。
8. 【請求項８】 前記アクセスブレーク制御レジスタに
   は、スタックポインタを用いたアドレッシングか否かを
   示す情報を含む前記アクセスブレーク制御情報が設定さ
   れ、前記判定回路は、前記割込みスタックや前記ユーザ
   スタックの領域についての不正アクセスのチェックと、
   前記割込みスタックや前記ユーザスタック以外の領域に
   ついての不正アクセスのチェックとを前記情報により切
   り替える切替回路を備えていることを特徴とする請求項
   ７記載のプログラム検証装置。