JP3404354B2 - インサーキットエミュレータ及び不正アクセス検出方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロコンピュー
タを組込んだシステムのハードウエア、ソフトウエアの
デバッグに使用するインサーキットエミュレータに関
し、特に領域のアクセスシーケンスにより、アクセスを
許すか禁止するかを制御する機能に関する。

【０００２】

【従来の技術】図１０を参照すると、従来のインサーキ
ットエミュレータ１００９はアクセス禁止領域の設定を
するマッピングメモリ１００１を持っており、ノンマッ
ピングエリア指定すると、製品版のマイクロコンピュー
タと等価な動作をし、製品版のマイクロコンピュータを
組み込んだシステムのデバッグ、評価のために使用する
マイクロコンピュータであるエバリュエーションチップ
（以下、「エバチップ」という。）１０３がノンマッピ
ングエリアにリード／ライトしたとき又はノンマッピン
グエリアの命令を実行したときに、インサーキットエミ
ュレータ１００９はマッピングメモリ１００１の情報を
基に、エバチップ１０３に対しプログラム実行の停止を
する。

【０００３】この従来技術では、以下の（１）〜（５）
に示すようなメモリのアクセス制限がある場合、不正な
アクセスの検出に不都合が生じる（図７参照）。 （１）ＩＲＡＭ（Internal RAM;内蔵ＲＡＭ）からＲＯ
Ｍへは、分岐命令や割込み、ＣＡＬＬ命令で飛び込めな
い。 （２）ＩＲＡＭからＲＯＭのリードはできない（ＩＲＡ
Ｍ空間にある命令によりＲＯＭ空間にあるデータをリー
ドできない）。 （３）ＲＯＭからＩＲＡＭへは分岐命令や割り込み、Ｃ
ＡＬＬ命令で飛び込める。 （４）ＲＯＭからＩＲＡＭのリード／ライトはできる
（ＲＯＭ空間にある命令によりＩＲＡＭ空間にあるデー
タのリード／ライトができる）。 （５）ＲＯＭからＲＯＭのリードはできる（ＲＯＭ空間
にある命令によりＲＯＭ空間にあるデータのリードがで
きる）。

【０００４】つまり特定領域ＲＯＭのデータの機密性が
問われるようなシステムの場合、特定領域ＲＯＭのデー
タを扱う者以外の者である第三者による書き替え可能な
特定領域ＩＲＡＭから特定領域ＲＯＭへのアクセスを禁
止できるように、特定領域ＩＲＡＭ（領域Ａ）から特定
領域ＲＯＭ（領域Ｂ）へのアクセスを禁止する機能が必
要となる。

【０００５】従来例では、フェッチ／リード／ライトの
アクセス方法を区別することが出来ないので、ある特定
領域に対しマッピングメモリ１００１を使用したノンマ
ップメモリエリアの指定で、一律にアクセス禁止の設定
をすることになる。

【０００６】また、不正アクセス検出にシーケンシャル
イベントを使用して検出してきた。従来のシーケンシャ
ルイベント検出の考え方を図８に示す従来のシーケンシ
ャルイベント検出概念図を参照し説明する。

【０００７】マイクロプロセッサがＡ番地を実行した後
にＢ番地をアクセス（実行、リード又はライト）した場
合にインサーキットエミュレータはマイクロプロセッサ
に対しブレークをかけるものとする。つまり、マイクロ
プロセッサがＡ番地にある命令の実行によりＢ番地をリ
ード又はライトした場合、又は、マイクロプロセッサが
Ａ番地にある命令を実行したタイミングの次の命令実行
タイミングでマイクロプロセッサがＢ番地にある命令の
実行をした場合にインサーキットエミュレータはマイク
ロプロセッサに対しブレークをかけるものとする。この
場合、１つの２段シーケンスを検出することが必要とな
る。また、Ａ番地は、ある番地範囲にある複数の番地で
あり、Ａ番地のための最小アドレスと最大アドレスによ
り定義される。Ｂ番地についても同様である。従って、
１段のイベントを生成するためには最小アドレスの為の
イベントレジスタと最大アドレスの為のイベントレジス
タが必要であり、ブレークをかけるための２段の場合は
４つのイベントレジスタが必要となる。

【０００８】このための構成が図９に示したものであ
る。領域Ａ実行アドレス検出回路２０１は領域Ａにある
命令の実行を検出する。この検出結果は、領域Ｂ実行ア
ドレス検出回路９２１の論理積ゲート９１９、領域Ｂリ
ード／ライトアドレス検出回路９２２の論理積ゲート９
２０に供給される。従って、領域Ｂ実行アドレス検出回
路９２１は、領域Ａにある命令の実行が行われた命令実
行タイミングの次の命令実行タイミングで領域Ｂにある
命令の実行が行われたことをレジスタ２２７から出力す
る。また、領域Ｂリード／ライトアドレス検出回路９２
２は、領域Ａにある命令が実行される際に、領域Ｂのデ
ータのリード又はライトがあったことを示すための信号
をレジスタ２２８から出力するとともに、領域Ａにある
命令が実行される際に、領域Ｂのデータのリード又はラ
イトがあったことを示す信号をレジスタ２３０から出力
する。論理和ゲート２７３は、領域Ａにある命令の実行
が行われたタイミングの次の命令実行タイミングで領域
Ｂにある命令の実行が行われたとき、又は、領域Ａにあ
る命令が実行される際に領域Ｂのデータのリード又はラ
イトがあったときに、ブレーク要求信号ＢＲＲＥＱ１１
３を出力する。

【０００９】

【発明が解決しようとする課題】前記アクセス禁止機能
は、マッピングメモリを使った一律のアクセス禁止機能
の場合には次の問題がある。ＩＲＡＭ領域のプログラム
中にある命令のうち、ＲＯＭ領域への分岐や、ＲＯＭ領
域へのデータのリード／ライトのような、特定領域から
特定領域への特定アクセスの禁止が出来ない。

【００１０】また、シーケンシャルイベントを使った場
合には次の問題がある。マイクロプロセッサがＡ番地に
ある命令を実行したタイミングの次の命令実行タイミン
グでＢ番地にある命令を実行したらマイクロプロセッサ
をブレークさせるが、Ａ番地を実行した後にＣ番地にジ
ャンプした場合、ブレーク生成を最初からやりなおさな
ければならないことがある。この為、シーケンシャルイ
ベントによりブレークをかける方法においては、必ずキ
ャンセルイベントが必要となる。キャンセルイベント
は、Ｃ番地を実行したことを検出することにより生成す
る。キャンセルイベントを検出する為には、Ｃ番地領域
の最小アドレス及び最大アドレスを設定するので、２つ
のイベントレジスタが必要である。トータルで考える
と、Ａ領域実行とＢ領域実行の為の上記の４つのイベン
トレジスタとこの２つのイベントレジスタを合わせた合
計６つのイベントレジスタが必要となる。

【００１１】なお、Ｂ番地の実行とＢ番地のリード／ラ
イトアクセスを異なった系列で検出するとなると、Ｂ番
地へのリード／ライトアクセスを検出するためには、Ｂ
番地実行を検出するための２つのイベントレジスタとは
別に２つのイベントレジスタが必要である。

【００１２】不正アクセス検出回路１０８を上記のシー
ケンシャルイベントの考え方で実現した場合の例を図９
のシーケンシャルイベントによる不正アクセス検出回路
に示す。領域Ａ実行アドレス検出回路２０１の出力信号
を保持しておく領域Ａ実行アドレス範囲結果保持レジス
タ２２９（後述）がリセット付きの領域Ａ実行アドレス
範囲結果保持レジスタ９１７に替わり、領域Ａ実行アド
レス範囲結果保持レジスタ９１７のリセット信号生成の
ため、命令実行用のキャンセル回路９０１とリード／ラ
イト用のキャンセル回路９０２が追加されている。レジ
スタ９１７の出力は、領域Ａの命令が実行されたときか
らリセット信号９１６が入力されるまでハイとなる。キ
ャンセル回路９０１は、Ｂ番地以外の番地にある命令が
実行されたときにレジスタ９１３からハイレベルのパル
スを出力し、キャンセル回路９０２は、Ｂ番地以外の番
地にあるデータがアクセスされたときにレジスタ９１４
からハイレベルのパルスを出力する。２つのキャンセル
回路９０１、９０２のどちらか一方でイベント（実行イ
ベント又はリード／ライトイベント）を検出すると領域
Ａの実行アドレスの範囲結果を保持するレジスタ９１７
をリセットすることになり、イベント検出を最初からや
り直さなければならないことになる。

【００１３】本発明は、インサーキットエミュレータの
不正アクセス検出回路において、ある特定メモリ領域か
ら他の特定メモリ領域への特定のアクセス遷移を検出で
きると共に、セルフリセット機能を有した不正アクセス
検出方法を提供し、それを実現する不正アクセス検出回
路及びそれを備えるインサーキットエミュレータを小さ
い回路規模で提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明による不正アクセ
ス検出回路は、マイクロプロセッサが第１のメモリ領域
にある命令を実行したか否かを命令実行ごとに検出する
第１の検出手段と、前記マイクロプロセッサが第２のメ
モリ領域にある命令を実行したか否かをクロックごとに
検出する第２の検出手段と、前記マイクロプロセッサが
前記第２のメモリ領域のデータの書き込み又は読み出し
をしたか否かをリード／ライトアクセスごとに検出する
第３の検出手段と、前記マイクロプロセッサが前記第１
のメモリ領域にある命令を実行した命令実行タイミング
の次の命令実行タイミングで前記第２のメモリ領域にあ
る命令を実行したことを検出する第４の検出手段と、前
記マイクロプロセッサが前記第１のメモリ領域にある命
令を実行することに因り前記第２のメモリ領域のデータ
の書き込み又は読み出しをおこなったことを検出する第
５の検出手段と、前記第４の検出手段が真の信号を出力
したとき又は前記第５の検出手段が真の信号を出力した
ときに前記マイクロコンピュータを停止させるためのブ
レーク信号を生成する生成手段と、を備えることを特徴
とする。

【００１５】また、本発明による不正アクセス検出回路
は、上記の不正アクセス検出回路において、前記第１の
検出手段は、命令実行アドレスが前記第１のメモリ領域
の最小アドレス以上であるか否かを検出する第１の比較
器と、前記命令実行アドレスが前記第１のメモリ領域の
最大アドレス以下であるか否かを検出する第２の比較器
と、前記第１の比較器の検出結果と前記第２の比較器の
検出結果の論理積をとる第１の論理積ゲートを備え、前
記第２の検出手段は、命令実行アドレスが前記第２のメ
モリ領域の最小アドレス以上であるか否かを検出する第
３の比較器と、前記命令実行アドレスが前記第２のメモ
リ領域の最大アドレス以下であるか否かを検出する第４
の比較器と、前記第３の比較器の検出結果と前記第４の
比較器の検出結果の論理積をとる第２の論理積ゲートを
備え、前記第３の検出手段は、データアクセスアドレス
が前記第２のメモリ領域の最小アドレス以上であるか否
かを検出する第５の比較器と、前記データアクセスアド
レスが前記第２のメモリ領域の最大アドレス以下である
か否かを検出する第６の比較器と、前記第５の比較器の
検出結果と前記第６の比較器の検出結果の論理積をとる
第３の論理積ゲートを備えることを特徴とする。

【００１６】更に、本発明による不正アクセス検出回路
は、上記の不正アクセス検出回路において、前記第１の
検出手段、前記第２の検出手段及び前記第３の検出手段
のいずれも、ビット毎の判定手段と、全ビットの判定手
段による検出結果の論理積をとる論理積回路を備え、各
ビットの判定手段は、ビット一致検出回路及び前記ビッ
ト一致検出回路の出力が真であるとき又はマスクデータ
の対応ビットが真であるときにのみ出力を真とする論理
和回路を備えることを特徴とする。

【００１７】更に、本発明による不正アクセス検出回路
は、上記の不正アクセス検出回路において、前記第４の
検出手段は、前記第１の検出手段による検出結果を次の
命令実行まで保持する手段を備え、前記第５の検出手段
は、前記第１の検出手段による検出結果を次の命令実行
まで保持する手段を備えることを特徴とする。

【００１８】本発明によるインサーキットエミュレータ
は、上記の不正アクセス検出回路を備えることを特徴と
する。

【００１９】本発明による不正アクセス検出方法は、マ
イクロプロセッサが第１のメモリ領域にある命令を実行
したか否かを命令実行ごとに検出する第１の検出ステッ
プと、前記マイクロプロセッサが第２のメモリ領域にあ
る命令を実行したか否かをクロックごとに検出する第２
の検出ステップと、前記マイクロプロセッサが前記第２
のメモリ領域のデータの書き込み又は読み出しをしたか
否かをリード／ライトアクセスごとに検出する第３の検
出ステップと、前記マイクロプロセッサが前記第１のメ
モリ領域にある命令を実行した命令実行タイミングの次
の命令実行タイミングで前記第２のメモリ領域にある命
令を実行したことを検出する第４の検出ステップと、前
記マイクロプロセッサが前記第１のメモリ領域にある命
令を実行することに因り前記第２のメモリ領域のデータ
の書き込み又は読み出しをおこなったことを検出する第
５の検出ステップと、前記第４の検出手段が真の信号を
出力したとき又は前記第５の検出手段が真の信号を出力
したときに前記マイクロコンピュータを停止させるため
のブレーク信号を生成する生成ステップと、を有するこ
とを特徴とする。

【００２０】

【発明の実施の形態】［実施形態１］図１と図２を参照
して実施形態１の特徴を説明する。

【００２１】本発明は、エバチップ１０３の外部に、ど
この領域からどこの領域にどのようなアクセスをしたか
を判断しアクセス禁止領域へのアクセスの判定をする不
正アクセス検出回路１０８を有しており、不正アクセス
検出回路１０８は、命令実行をする度、あるいはリード
／ライトをする度に、プログラムの実行履歴であるトレ
ース情報ＴＲＤＡＴ１１２から不正アクセスの検出を行
い、プログラム実行をブレークさせる為の不正アクセス
検出信号をブレーク要求ＢＲＲＥＱ１１３としてユーザ
システムのデバッグに使うエバチップ１０３の外部ロジ
ック入力端子に供給する構成になっている。

【００２２】図２を参照すると、不正アクセス検出回路
１０８は、大きく分けて三つの比較ブロックにより構成
されている。三つのブロックとは、領域Ａ実行アドレス
検出回路２０１、領域Ｂ実行アドレス検出回路２０２、
領域Ｂリード／ライトアドレス検出回路２０３である。
また、領域Ａ実行アドレス検出回路２０１の出力と領域
Ｂ実行アドレス検出回路２０２の出力の論理積ゲート２
３５による論理積、領域Ａ実行アドレス検出回路２０１
の出力と領域Ｂリード／ライトアドレス検出回路２０３
の出力の論理積ゲート２３６による論理積に依って、そ
れぞれ領域Ａにある命令の実行から不正アクセス領域
（領域Ｂ）にある命令の実行への遷移、領域Ａにある命
令の実行からその命令の実行による不正アクセス領域
（領域Ｂ）へのリード／ライトへの遷移を検出する。

【００２３】前述の通り不正アクセス検出は、エバチッ
プ１０３の外部回路である不正アクセス検出回路１０８
で対応する構成であり、かつ不正アクセス検出回路１０
８の検出領域指定がプログラマブルである。この為、Ｒ
ＯＭブロックアドレスが変更された時やＲＯＭブロック
が増えた時にもエバチップ１０３を作り直さずに、不正
アクセス検出回路１０８をゲートアレイやＦＰＧＡで作
り直したり、周辺チップ１０６やデバイスの品種情報フ
ァイルを取りかえるだけでインサーキットエミュレータ
の開発が可能である。ゆえに、インサーキットエミュレ
ータの開発期間が短縮され、開発コストの削減ができ
る。また、不正アクセス検出回路１０８は命令が実行さ
れる度にあるいはリード／ライトが起きる度にキャンセ
ルイベントを検出するので、条件が成立したイベントを
リセットするキャンセルイベント検出回路が必要で無く
不正アクセス検出回路１０８が簡単な回路になってい
る。

【００２４】本発明は、どこの領域からどこの領域にど
のようなアクセスをしたのかを判断しアクセス禁止領域
の判定をする不正アクセス検出回路１０８、マイクロコ
ンピュータと等価な動作をするエバチップ１０３、エバ
チップ１０３が実行した命令実行アドレスやリード／ラ
イトアドレス等のトレース情報を記憶するトレースメモ
リ１０７、エバチップ１０３の初期化等を行なうホスト
コンピュータ１０５、ホストコンピュータ１０５とエバ
チップ１０３のインターフェースを行なうＩ／Ｆ部１０
４、タイマやシリアル等のＩ／Ｏを有している周辺チッ
プ１０６、ユーザがデバッグするプログラムを置いてお
くプログラムメモリ１０２から構成される。

【００２５】インサーキットエミュレータでは一般にユ
ーザが実際にシステムに組み込むマイクロコンピュータ
（以下「実チップ」という。）を周辺チップ１０６とし
て使用し、エバチップ１０３と周辺チップ１０６の２つ
のチップで実チップをエミュレーションする手法が用い
られる。本発明のインサーキットエミュレータも前記の
一般的な構成と同じ構成を取っている：図２を参照する
と、不正アクセス検出回路１０８は、以下の構成要素よ
りなる： ａ．領域Ａにある命令を実行したか否かを判定する回路
である領域Ａ実行アドレス検出回路２０１（第１の検出
手段）、 ａ−１． 領域Ａにある命令を実行したことを命令実行
ごとに保持しておくフリップフロップ（以下、「フリッ
プフロップ」のことを「ＦＦ」という。）からなる領域
Ａ実行アドレス範囲結果保持レジスタ２２９、 ａ−２． 命令が実行されたことを示す信号である命令
実行フラグ２０７をアドレス検出タイミングに合わせる
為の領域Ａ命令実行フラグタイミング調整ＦＦ２３１、
２３２、 ｂ．領域Ｂにある命令を実行したか否かを判定する回路
である領域Ｂ実行アドレス検出回路２０２（第２の検出
手段）、 ｃ．領域Ｂのデータをリード／ライトしたか否かを判定
する回路である領域Ｂリード／ライトアドレス検出回路
２０３（第３の検出手段）、 ｃ−１．領域Ｂのデータをリード／ライトしたか否かの
判定結果をリード／ライトアクセスごとに保持する領域
Ｂリード／ライトアドレス範囲結果アクセス判定レジス
タ２３０、 ｃ−２． リード／ライトが行われたことを示す信号で
あるアクセスフラグ２０９をアドレス検出タイミングに
合わせる為の領域Ｂアクセスフラグタイミング調整ＦＦ
２３３、２３４、 ｄ．領域Ａにある命令を実行したタイミングの次の命令
実行タイミングで領域Ｂにある命令をジャンプなどによ
り実行したことを検出するＡＮＤゲート２３５（第４の
検出手段）、 ｅ．領域Ａにある命令を実行するのに際し、領域Ｂのデ
ータをリード／ライトしたことを検出するＡＮＤゲート
２３６（第５の検出手段）、 ｆ．エバチップ１０３へのブレーク要求生成用ＯＲゲー
ト２３７（生成手段）。

【００２６】領域Ａ実行アドレス検出回路２０１と領域
Ｂ実行アドレス検出回路２０２と領域Ｂリード／ライト
アドレス検出回路２０３の、アドレス保持及びアドレス
比較回路は全て同じであり、以下の構成要素よりなる：
各領域の最小アドレスを保持するためのレジスタ２１
１、２１３、２１５、各領域の最大アドレスを保持する
ためのレジスタ２１２、２１４、２１６、エバチップ１
０３が出力するトレース情報ＴＲＤＡＴ１１２の内の実
行アドレス２０６が接続されたＦＦ２１７、２１８、エ
バチップ１０３が出力するトレース情報ＴＲＤＡＴ１１
２の内のリード／ライトアドレス２０８が接続されたＦ
Ｆ２１９、アドレス比較回路２２０、２２１、２２２、
２２３、２２４、２２５、前記アドレス比較回路の比較
結果から指定アドレス範囲であることを判定する為のＡ
ＮＤ２３８、２３９、２４０、ＡＮＤ２３８、２３９、
２４０出力を保持しておくレジスタ２２６、２２７、２
２８。

【００２７】また、最小アドレス用のレジスタ２１１、
２１３、２１５と最大アドレス用のレジスタ２１２、２
１４、２１６へアドレスを設定する為、ホストコンピュ
ータ１０５のアドレスデータバスであるＰＣＡＤ１１１
が接続されている。

【００２８】本実施形態の動作を図１に示すエバチップ
周辺ブロック図を参照し説明する。

【００２９】先ず、ホストコンピュータ１０５から不正
アクセス検出回路１０８のレジスタへのアドレス書込み
について説明する。ホストコンピュータ１０５は周辺チ
ップ１０６が持っている領域Ａや領域Ｂのアドレスに関
するデータをエバチップ１０３とアドレスデータバス１
１０とＩ／Ｆ部１０４とＰＣＡＤ１１１を介して読み出
し、不正アクセス検出回路１０８の領域Ａ実行アドレス
検出回路２０１のレジスタ２１１、２１２に領域Ａの最
小アドレスと最大アドレスを、領域Ｂ実行アドレス検出
回路２０２のレジスタ２１３、２１４と領域Ｂリード／
ライト検出回路２０３のレジスタ２１５、２１６に領域
Ｂの最小アドレスと最大アドレスを設定する。これは実
チップが不正アクセス検出する回路を既に有しており、
エバチップ１０３を介して読み出せることを利用してい
る。また、別の方法としてインサーキットエミュレータ
の制御ソフトが使用するデバイスの品種情報ファイルの
領域Ａや領域Ｂのアドレスに関するデータを元に、ホス
トコンピュータ１０５が不正アクセス検出回路１０８の
前記各レジスタに不正アクセスの最小アドレスと最大ア
ドレスを設定しても良い。前述のデバイス品種情報ファ
イルは、ＲＯＭ、ＲＡＭの最小アドレスや大きさ、内部
Ｉ／Ｏのアドレス、名称、初期値、リード／ライト可能
かどうか等、実チップ固有の情報ファイルである。

【００３０】次にエバチップ１０３から出力されるトレ
ース情報ＴＲＤＡＴ１１２のイメージを示す図３、トレ
ース情報イメージ図と不正アクセス検出タイミング例を
示す図４を参照し、不正アクセス検出タイミングについ
て説明する。トレース情報とは、エバチップ１０３が実
行した命令実行アドレスやリード／ライトアドレス等の
実行履歴の情報である。実行履歴情報は実行履歴を残す
メモリであるところのトレースメモリ１０７に書き込ま
れる。このトレース情報の例としては、図２の不正アク
セス検出回路実施形態における、命令実行アドレストレ
ース情報２０６、命令実行フラグトレース情報２０７、
アクセスアドレストレース情報２０８、アクセスフラグ
トレース情報２０９等が挙げられる。

【００３１】不正アクセスが検出されるパターンは、
（１）領域Ａにある命令を実行してから不正アクセス領
域Ｂの命令を実行しようとした場合、（２）領域Ａにあ
る命令を実行する際に不正アクセス領域Ｂのリード／ラ
イトをしてしまった場合の二通りがある。

【００３２】最初に（１）領域Ａにある命令を実行して
から不正アクセス領域Ｂの命令を実行しようとした場合
の一例を説明する。

【００３３】エバチップ１０３はジャンプ命令であると
ころの領域Ａにある命令１をタイミング１（図４）でプ
ログラムフェッチする。

【００３４】エバチップ１０３はタイミング９（図４）
で命令１のトレース情報を出力する。

【００３５】図２の領域Ａ実行アドレス検出回路２０１
のレジスタ２１７は、図４のタイミング９で出力された
トレース情報の中の、命令１の実行アドレス２０６をタ
イミング１０（図４）で保持する。更に、タイミング１
０で、領域Ａ実行アドレス検出回路２０１のコンパレー
タ２２０、２２１が命令１の実行アドレス範囲を比較
し、ＡＮＤ２３８が指定アドレス範囲内であるかを判断
する。

【００３６】この時領域Ｂ実行アドレス検出回路２０２
は、プログラム実行アドレスが領域Ａである為、領域Ｂ
実行アドレス検出信号Ａｒｅａ−Ｂ＿ｅｘｅ２０４（図
２）にインアクティブを出力する。そして次の命令２の
実行アドレスをレジスタ２１８に保持する。

【００３７】レジスタ２２６がタイミング１１（図４）
でアクティブなアドレス領域Ａ実行アドレス検出信号Ａ
ｒｅａ−Ａ＿ｅｘｅ２１０（図２）を出力する。タイミ
ング１１では、更に、領域Ｂ実行アドレス検出回路２０
２のコンパレータ２２２、２２３が命令２の実行アドレ
ス範囲をＡＮＤ２３９で検出する。

【００３８】タイミング１２（図４）で、次の命令が実
行されるまで領域Ａ実行アドレス検出回路２０１の出力
を保持する命令実行フラグ２０７の制御によって、レジ
スタ２２９は領域Ａ実行アドレス検出信号Ａｒｅａ−Ａ
＿ｅｘｅ２１０を保持し、Ｈｏｌｄ＿Ａｒｅａ−Ａ＿ｅ
ｘｅ２１０Ｂを出力し、レジスタ２２７は領域Ｂ実行ア
ドレス検出信号Ａｒｅａ−Ｂ＿ｅｘｅ２０４を出力す
る。また、ＡＮＤ２３５がＨｏｌｄ＿Ａｒｅａ−Ａ＿ｅ
ｘｅ２１０ＢとＡｒｅａ−Ｂ＿ｅｘｅ２０４の論理積を
取り、ＯＲ２３７を通り、ブレーク要求であるＢＲＲＥ
Ｑ１１３をエバチップ１０３の外部ロジック入力端子に
入力する。

【００３９】タイミング１４で、エバチップ１０３はブ
レークする。

【００４０】次に（２）領域Ａから不正アクセス領域Ｂ
にリード／ライトをしてしまった場合について説明す
る。

【００４１】エバチップ１０３はメモリをリードする命
令であるところの領域Ａにある命令１をタイミング１
（図４）でプログラムフェッチする。

【００４２】領域Ａ実行アドレス検出回路２０１がＨｏ
ｌｄ＿Ａｒｅａ−Ａ＿ｅｘｅ２１０Ｂを出力するまでの
挙動は（１）の場合と同様なので省略する。

【００４３】図２の領域Ｂリード／ライトアドレス検出
回路２０３のレジスタ２１９は、図４のタイミング９で
出力されたトレース情報ＴＲＤＡＴの中の、命令１のア
クセスアドレス２０８をタイミング１０で保持する。領
域Ｂリード／ライトアドレス検出回路２０３のコンパレ
ータ２２４、２２５は、命令１により起こされたリード
アクセスのアドレスが、指定されたアクセスアドレスで
あるかを比較し、ＡＮＤ２４０でアクセスアドレスが範
囲内であるか検出する。

【００４４】タイミング１１でレジスタ２２８は領域Ｂ
リード／ライトアドレス検出信号Ａｒｅａ−Ｂ＿ａｃｓ
２０５を出力する。

【００４５】タイミング１２で、領域Ｂリード／ライト
アドレス検出回路２０３の出力がリード／ライトである
ことを判定するアクセスフラグ２０９のタイミング調整
されたレジスタ２３０は領域Ｂリード／ライトアドレス
検出信号Ａｒｅａ−Ｂ＿ａｃｓ２０５を保持し、Ｈｏｌ
ｄ＿Ａｒｅａ−Ｂ＿ａｃｓ２０５Ｂを出力する。更に、
Ｈｏｌｄ＿Ａｒｅａ−Ａ＿ｅｘｅ２１０ＢとＨｏｌｄ＿
Ａｒｅａ−Ｂ＿ａｃｓ２０５Ｂの論理積を取り、ブレー
ク要求ＢＲＲＥＱ１１３をエバチップ１０３の外部ロジ
ック入力端子に入力する。

【００４６】タイミング１４で、エバチップはブレーク
する。

【００４７】次に、領域Ａ、領域Ｂ、領域Ｃの三つの領
域を設け、領域Ａから領域Ｂをアクセスする不正アクセ
スの場合（領域Ａにある命令を実行したタイミングの次
の命令実行タイミングで領域Ｂにある命令を実行する場
合及び領域Ａにある命令を実行する際に領域Ｂのデータ
をライト又はリードする場合）と領域Ａから領域Ｃに飛
び、次に、不正アクセス領域Ｂをアクセスする場合につ
いて説明する。まず、図６の「不正アクセスの場合」に
示す領域Ａから領域Ｂへの直接のアクセスの場合は、前
述の説明の通り不正アクセスになる。次に不正アクセス
ではない場合について説明する。

【００４８】ここでは既に、レジスタ２２９は領域Ａ実
行アドレス検出信号Ａｒｅａ−Ａ＿ｅｘｅを保持し、Ｈ
ｏｌｄ＿Ａｒｅａ−Ａ＿ｅｘｅ２１０Ｂを出力している
ものとする。この際、命令が実行されたことを示す命令
実行フラグ２０７をレジスタ２２９の直前のセレクタの
選択信号にすることによって、次の実行命令が来るまで
の間レジスタ２２９はＨｏｌｄ＿Ａｒｅａ−Ａ＿ｅｘｅ
２１０Ｂをアクティブに保持する。

【００４９】図６の「不正アクセスでない場合」のよう
に領域Ａにある命令を実行したタイミングの次の命令実
行タイミングで領域Ｃにある命令を実行すると、領域Ａ
実行アドレス検出回路２０１は領域Ａでないと判定しＡ
ｒｅａ−Ａ＿ｅｘｅ２１０をインアクティブにする。こ
の時命令実行フラグ２０７はアクティブなので、レジス
タ２２９の値が更新されＨｏｌｄ＿Ａｒｅａ−Ａ＿ｅｘ
ｅ２１０ＢはＡｒｅａ−Ａ＿ｅｘｅ２１０を受けてイン
アクティブとなる。つまり命令実行フラグ２０７によっ
て値の更新を制御することで、自動的に領域Ａ実行アド
レスを検出したことをキャンセルしているのである。

【００５０】この後に、領域Ｂにある命令を実行した
り、領域Ｂのデータをリード又はライトしても、Ｈｏｌ
ｄ＿Ａｒｅａ−Ａ＿ｅｘｅ２１０Ｂがインアクティブと
なっている為、正常なアクセスと判断される。

【００５１】ここでは、領域Ａ、領域Ｂの二領域を例に
説明したが、領域が増えても領域の検出回路を増やすだ
けで対応可能である。

【００５２】本実施形態では、領域Ａにある命令の実行
と領域Ｂにある命令の実行と領域Ｂのデータのライト又
はリードをそれぞれ別の回路で検出する為、特定領域か
ら特定領域の、特定のアクセスの禁止が可能となってい
る。また命令実行フラグ２０７やアクセスフラグ２０９
により検出結果の保持をコントロールしている為、命令
実行をするたび、あるいはアクセスが起きるたびにイベ
ント検出するので、キャンセル回路が不要となり、この
場合では検出回路ブロックを３つ用意するだけでよい。

【００５３】［実施形態２］アドレス検出回路に下位ビ
ットをマスクした比較器を持った例を図５の不正アクセ
ス検出回路に示し説明をする。尚、図５の不正アクセス
検出回路において、領域Ａ実行アドレス検出回路５０１
のみについて最上位ビット、最上位ビットの１ビット下
のビットからビット０まで現すよう細かく記述し、領域
Ｂ実行アドレス検出回路５０２、領域Ｂリード／ライト
アドレス検出回路５０３についてはバスでまとめて記述
しているが、領域Ｂ実行アドレス検出回路５０２、領域
Ｂリード／ライトアドレス検出回路５０３の構成は領域
Ａ実行アドレス検出回路５０１の構成と同様である。

【００５４】領域Ａ実行アドレス検出回路５０１の最上
位ビットのブロックは、レジスタ５０７、５０８、５０
９、反転出力排他的論理和ゲート５１０、論理和ゲート
５１１より構成される。

【００５５】レジスタ５０７はマスクデータの最上位ビ
ット（ビット１５）を入力し、保持する。レジスタ５０
８は領域Ａ空間の最上位ビットを入力し、保持する。レ
ジスタ５０９はトレース情報のうちの命令アドレスの最
上位ビットを入力する。レジスタ５０８の出力論理レベ
ルとレジスタ５０９の出力論理レベルが一致したときに
ゲート５１０の出力論理値はハイとなる。レジスタ５０
８の出力論理レベルとレジスタ５０９の出力論理レベル
が一致したとき又はマスクデータの最上位ビットの論理
レベルがハイであるときにゲート５１１の出力論理値は
ハイとなる。最上位ビット−１〜ビット０のブロックに
ついても同様である。

【００５６】エバチップ１０３からのトレース情報であ
るＴＲＤＡＴ１１２は領域Ａ実行アドレス検出回路５０
１、領域Ｂ実行アドレス検出回路５０２、領域Ｂリード
／ライト検出回路５０３に接続される。

【００５７】例として、ここでは領域ＡをＡ０００〜Ａ
ＦＦＦ、領域ＢをＢ０００〜Ｂ０ＦＦとする。この場
合、領域Ａ実行アドレス検出回路５０１のマスクレジス
タ５０７には０ＦＦＦというマスクデータを設定し、領
域Ｂ実行アドレス検出回路５０２のマスクレジスタ５１
２と領域Ｂリード／ライトアドレス検出回路５０３のマ
スクレジスタ５１７には００ＦＦというマスクデータを
設定する。領域Ａ実行アドレス検出回路５０１の領域Ａ
空間指定レジスタ５０８にはＡ０００〜ＡＦＦＦのうち
の何れかを設定し、領域Ｂ実行アドレス検出回路５０２
の領域Ｂ空間指定レジスタ５１３と領域Ｂリード／ライ
トアドレス検出回路５０３の領域Ｂ空間指定レジスタ５
１８にはＢ０００〜Ｂ０ＦＦのうちの何れかを設定す
る。

【００５８】トレース情報ＴＲＤＡＴ１１２から実行ア
ドレス２０６を領域Ａ実行アドレス検出回路５０１の各
ビットについての領域Ａ実行アドレス読み込みレジスタ
５０９に読み込み、各ビットについて領域Ａ空間指定レ
ジスタ５０８と排他的論理和５１０を取り、各ビットに
ついてその出力と領域Ａマスクレジスタ５０７の論理和
５１１をとることによって、マスクがハイとなっていな
い上位ビットが一致しているかを検出する。同様にして
領域Ｂの検出を行う。このようにして実行／アクセスア
ドレス領域は、マスクを使った回路でも検出可能であ
る。

【００５９】

【発明の効果】不正アクセス検出回路１０８の検出領域
指定がプログラマブルであり、不正アクセス検出にプロ
グラムの実行履歴であるトレース情報ＴＲＤＡＴ１１２
を使い、エバチップ１０３の外部回路でどこの領域から
どこの領域にどういうアクセスをしたかを判断し、かつ
ユーザが使用する外部ロジック入力端子を一本使わせて
もらうだけでブレーク機能が実現出来るので、ＲＯＭブ
ロックアドレスが変更された時やＲＯＭブロックが増え
た時にもエバチップ１０３を作り直さずに、不正アクセ
ス検出回路１０８をゲートアレイやＦＰＧＡで作り直し
たり、周辺チップ１０６やデバイスの品種情報ファイル
を取りかえるだけでインサーキットエミュレータ開発が
可能である。ゆえに、インサーキットエミュレータの開
発期間の短縮や開発コストの削減ができる。また、今ま
で検出に使用していたシーケンシャルイベント検出の為
の回路２０１、９０３、９０４を使わずに、常に現在の
プログラム実行領域を検出する為、従来のシーケンシャ
ルイベント検出の為の回路２０１、９０３、９０４で付
加的に必要とされるキャンセル機能の為の回路９０１、
９０２が不要となり簡単な回路で不正アクセス検出が可
能となる。

【図面の簡単な説明】

【図１】本発明の実施形態によるインサーキットエミュ
レータの構成を示すブロック図である。

【図２】本発明の実施形態１による図１に示す不正アク
セス検出回路１０８の構成を示す回路図である。

【図３】不正アクセスを説明するための図である。

【図４】本発明の実施形態によるインサーキットエミュ
レータの動作を説明するためのタイミング図である。

【図５】本発明の実施形態２による図１に示す不正アク
セス検出回路１０８の構成を示す回路図である。

【図６】不正アクセスの場合のアドレス遷移と不正アク
セスでない場合のアドレス遷移を説明するための図であ
る。

【図７】不正アクセスの例を説明するための図である。

【図８】シーケンシャルイベントを説明するための状態
遷移図である。

【図９】従来例による不正アクセス検出回路の構成を示
す回路図である。

【図１０】従来例（特開平０７−３４１５２０号（特許
第２９６２２０９号））によるエバチップ周辺ブロック
図である。

【符号の説明】

１０１ インサーキットエミュレータ １０２ プログラムメモリ １０３ エバチップ １０４ インサーキットエミュレータのＩ／Ｆ部 １０５ ホストコンピュータ １０６ 周辺チップ １０７ トレースメモリ １０８ 不正アクセス検出回路 １０９ ＡＤ エバチップとプログラムメモリを繋ぐア
ドレス／データバス １１０ エバチップとインサーキットエミュレータＩ／
Ｆ部を繋ぐアドレス／データバス １１１ ＰＣＡＤ ホストコンピュータとインサーキッ
トエミュレータＩ／Ｆ部を繋ぐアドレス／データバス １１２ ＴＲＤＡＴ エバチップが出力する実行履歴で
あるトレースデータ １１３ ＢＲＲＥＱ 不正アクセス検出回路から外部ロ
ジック入力端子へ出力するブレーク要求信号 ２０１ 領域Ａ実行アドレス検出回路 ２０２ 領域Ｂ実行アドレス検出回路 ２０３ 領域Ｂリード／ライトアドレス検出回路 ２０４ Ａｒｅａ−Ｂ＿ｅｘｅ 領域Ｂ実行アドレス検
出信号 ２０５ Ａｒｅａ−Ｂ＿ａｃｓ 領域Ｂリード／ライト
アドレス検出信号 ２０６ 命令実行アドレストレース情報 ２０７ 命令実行フラグトレース情報 ２０８ アクセスアドレストレース情報 ２０９ アクセスフラグトレース情報 ２１０ Ａｒｅａ−Ａ＿ｅｘｅ 領域Ａ実行アドレス検
出信号 ２１１ 領域Ａ最小アドレス記憶レジスタ ２１２ 領域Ａ最大アドレス記憶レジスタ ２１３ 領域Ｂ最小アドレス記憶レジスタ ２１４ 領域Ｂ最大アドレス記憶レジスタ ２１５ 領域Ｂ最小アドレス記憶レジスタ ２１６ 領域Ｂ最大アドレス記憶レジスタ ２１７ 領域Ａ実行アドレス読み込みレジスタ ２１８ 領域Ｂ実行アドレス読み込みレジスタ ２１９ 領域Ｂリード／ライトアドレス読み込みレジス
タ ２２０ 領域Ａ実行最小アドレスコンパレータ ２２１ 領域Ａ実行最大アドレスコンパレータ ２２２ 領域Ｂ実行最小アドレスコンパレータ ２２３ 領域Ｂ実行最大アドレスコンパレータ ２２４ 領域Ｂリード／ライト最小アドレスコンパレー
タ ２２５ 領域Ｂリード／ライト最大アドレスコンパレー
タ ２２６ 領域Ａ実行アドレス範囲結果レジスタ ２２７ 領域Ｂ実行アドレス範囲結果レジスタ ２２８ 領域Ｂリード／ライトアドレス範囲結果レジス
タ ２２９ 領域Ａ実行アドレス範囲結果保持レジスタ ２３０ 領域Ｂリード／ライトアドレス範囲結果アクセ
ス判定レジスタ ２３１ 領域Ａ命令実行フラグタイミング調整ＦＦ ２３２ 領域Ａ命令実行フラグタイミング調整ＦＦ ２３３ 領域Ｂアクセスフラグタイミング調整ＦＦ ２３４ 領域Ｂアクセスフラグタイミング調整ＦＦ ２３５ 領域Ａから領域Ｂへの命令実行検出用ＡＮＤ ２３６ 領域Ａから領域Ｂへのリード／ライト検出用Ａ
ＮＤ ２３７ ブレーク要求生成用ＯＲ ２３８ 領域Ａアドレス検出用ＡＮＤ ２３９ 領域Ｂアドレス検出用ＡＮＤ ２４０ 領域Ｂアドレス検出用ＡＮＤ ５０１ 領域Ａ実行アドレス検出回路 ５０２ 領域Ｂ実行アドレス検出回路 ５０３ 領域Ｂリード／ライトアドレス検出回路 ５０４ 領域Ａアドレス判定用ＡＮＤ ５０５ 領域Ｂアドレス判定用ＡＮＤ ５０６ 領域Ｂアドレス判定用ＡＮＤ ５０７ 領域Ａマスクレジスタ ５０８ 領域Ａ空間指定レジスタ ５０９ 領域Ａ実行アドレス読み込みレジスタ ５１０ 領域Ａ実行アドレス一致検出用ＸＮＯＲ ５１１ 領域Ａ実行アドレスマスク用ＯＲ ５１２ 領域Ｂマスクレジスタ ５１３ 領域Ｂ空間指定レジスタ ５１４ 領域Ｂ実行アドレス読み込みレジスタ ５１５ 領域Ｂ実行アドレス一致検出用ＸＮＯＲ ５１６ 領域Ｂ実行アドレスマスク用ＯＲ ５１７ 領域Ｂマスクレジスタ ５１８ 領域Ｂ空間指定レジスタ ５１９ 領域Ｂ実行アドレス読み込みレジスタ ５２０ 領域Ｂ実行アドレス一致検出用ＸＮＯＲ ５２１ 領域Ｂ実行アドレスマスク用ＯＲ ９０１ 命令実行用キャンセル回路 ９０２ リード／ライト用キャンセル回路 ９０３ 領域Ｂ最小アドレス記憶レジスタ ９０４ 領域Ｂ最大アドレス記憶レジスタ ９０５ 領域Ｂ最小アドレス記憶レジスタ ９０６ 領域Ｂ最大アドレス記憶レジスタ ９０７ 領域Ｂ実行アドレス読み込みレジスタ ９０８ 領域Ｂリード／ライトアドレス読み込みレジス
タ ９０９ 領域Ｂ実行最小アドレスコンパレータ ９１０ 領域Ｂ実行最大アドレスコンパレータ ９１１ 領域Ｂリード／ライト最小アドレスコンパレー
タ ９１２ 領域Ｂリード／ライト最大アドレスコンパレー
タ ９１３ 領域Ｂ実行アドレス範囲結果レジスタ ９１４ 領域Ｂリード／ライトアドレス範囲結果レジス
タ ９１５ 領域Ａキャンセル信号生成用ＯＲ ９１６ 領域Ａキャンセル信号 ９１７ 領域Ａ実行アドレス範囲結果保持レジスタ ９１８ 領域Ａ実行アドレス範囲検出信号 ９２１ 領域Ｂ実行アドレス検出回路 ９２２ 領域Ｂリード／ライトアドレス検出回路 １００１ マッピングメモリ １００２ アドレスバス １００３ ノンマップブレーク要求信号 １００４ 制御信号 １００５／１００６／１００７ 制御信号 １００８ 疑似プリフェッチバッファ １００９ インサーキットエミュレータ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−265864（ＪＰ，Ａ) 特開 平８−272625（ＪＰ，Ａ) 特開 平５−289944（ＪＰ，Ａ) 特開 平４−15837（ＪＰ，Ａ) 特開 昭62−20583（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/34 G06F 12/14

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 評価に用いるマイクロプロセッサが第１
   のメモリ領域にある命令を実行したか否かを命令実行ご
   とにトレース情報を基に検出する第１の検出手段と、 前記マイクロプロセッサが第２のメモリ領域にある命令
   を実行したか否かをクロックごとにトレース情報を基に
   検出する第２の検出手段と、 前記マイクロプロセッサが前記第２のメモリ領域のデー
   タの書き込み又は読み出しをしたか否かをリード／ライ
   トアクセスごとにトレース情報を基に検出する第３の検
   出手段と、トレース情報を基に、 前記マイクロプロセッサが前記第
   １のメモリ領域にある命令を実行した命令実行タイミン
   グの直後の命令実行タイミングで前記第２のメモリ領域
   にある命令を実行した場合には真の信号を出力するが、
   前記マイクロプロセッサが前記第１のメモリ領域にある
   命令を実行した命令実行タイミングの後ではあるが直後
   でない命令実行タイミングで前記第２のメモリ領域にあ
   る命令を実行した場合には偽の信号を出力する第４の検
   出手段と、 前記マイクロプロセッサが前記第１のメモリ領域にある
   命令を実行することに因り前記第２のメモリ領域のデー
   タの書き込み又は読み出しをおこなったことをトレース
   情報を基に検出する第５の検出手段と、 前記第４の検出手段が真の信号を出力したとき又は前記
   第５の検出手段が真の信号を出力したときに前記マイク
   ロプロセッサを停止させるためのブレーク信号を生成す
   る生成手段と、 を備える不正アクセス検出回路を備えることを特徴とす
   るインサーキットエミュレータ。
2. 【請求項２】 請求項１に記載のインサーキットエミュ
   レータにおいて、 前記第１の検出手段は、命令実行アドレスが前記第１の
   メモリ領域の最小アドレス以上であるか否かを検出する
   第１の比較器と、前記命令実行アドレスが前記第１のメ
   モリ領域の最大アドレス以下であるか否かを検出する第
   ２の比較器と、前記第１の比較器の検出結果と前記第２
   の比較器の検出結果の論理積をとる第１の論理積ゲート
   を備え、 前記第２の検出手段は、命令実行アドレスが前記第２の
   メモリ領域の最小アドレス以上であるか否かを検出する
   第３の比較器と、前記命令実行アドレスが前記第２のメ
   モリ領域の最大アドレス以下であるか否かを検出する第
   ４の比較器と、前記第３の比較器の検出結果と前記第４
   の比較器の検出結果の論理積をとる第２の論理積ゲート
   を備え、 前記第３の検出手段は、データアクセスアドレスが前記
   第２のメモリ領域の最小アドレス以上であるか否かを検
   出する第５の比較器と、前記データアクセスアドレスが
   前記第２のメモリ領域の最大アドレス以下であるか否か
   を検出する第６の比較器と、前記第５の比較器の検出結
   果と前記第６の比較器の検出結果の論理積をとる第３の
   論理積ゲートを備えることを特徴とするインサーキット
   エミュレータ。
3. 【請求項３】 請求項１に記載のインサーキットエミュ
   レータにおいて、 前記第１の検出手段、前記第２の検出手段及び前記第３
   の検出手段のいずれも、ビット毎の判定手段と、全ビッ
   トの判定手段による検出結果の論理積をとる論理積回路
   を備え、各ビットの判定手段は、ビット一致検出回路及
   び前記ビット一致検出回路の出力が真であるとき又は必
   要に応じたビットの判定手段の出力を強制的に真とする
   ことにより前記第１のメモリ領域又は前記第２メモリ領
   域のアドレス範囲に幅を持たせるためのマスクデータの
   対応ビットが真であるときにのみ出力を真とする論理和
   回路を備えることを特徴とするインサーキットエミュレ
   ータ。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   インサーキットエミュレータにおいて、 前記第４の検出手段は、前記第１の検出手段による検出
   結果を次の命令実行まで保持する手段を備え、 前記第５の検出手段は、前記第１の検出手段による検出
   結果を次の命令実行まで保持する手段を備えることを特
   徴とするインサーキットエミュレータ。
5. 【請求項５】 評価に用いるマイクロプロセッサが第１
   のメモリ領域にある命令を実行したか否かを命令実行ご
   とにトレース情報を基に検出する第１の検出ステップ
   と、 前記マイクロプロセッサが第２のメモリ領域にある命令
   を実行したか否かをクロックごとにトレース情報を基に
   検出する第２の検出ステップと、 前記マイクロプロセッサが前記第２のメモリ領域のデー
   タの書き込み又は読み出しをしたか否かをリード／ライ
   トアクセスごとにトレース情報を基に検出する第３の検
   出ステップと、トレース情報を基に、 前記マイクロプロセッサが前記第
   １のメモリ領域にある命令を実行した命令実行タイミン
   グの直後の命令実行タイミングで前記第２のメモリ領域
   にある命令を実行した場合には真の信号を出力するが、
   前記マイクロプロセッサが前記第１のメモリ領域にある
   命令を実行した命令実行タイミングの後ではあるが直後
   でない命令実行タイミングで前記第２のメモリ領域にあ
   る命令を実行した場合には偽の信号を出力する第４の検
   出ステップと、 前記マイクロプロセッサが前記第１のメモリ領域にある
   命令を実行することに因り前記第２のメモリ領域のデー
   タの書き込み又は読み出しをおこなったことをトレース
   情報を基に検出する第５の検出ステップと、 前記第４の検出手段が真の信号を出力したとき又は前記
   第５の検出手段が真の信号を出力したときに前記マイク
   ロプロセッサを停止させるためのブレーク信号を生成す
   る生成ステップと、 を有することを特徴とする不正アクセス検出方法。