JPH03220649A - パリティチェック回路 - Google Patents
パリティチェック回路Info
- Publication number
- JPH03220649A JPH03220649A JP2016925A JP1692590A JPH03220649A JP H03220649 A JPH03220649 A JP H03220649A JP 2016925 A JP2016925 A JP 2016925A JP 1692590 A JP1692590 A JP 1692590A JP H03220649 A JPH03220649 A JP H03220649A
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- JP
- Japan
- Prior art keywords
- circuit
- parity
- signal
- address
- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 39
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 3
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000005856 abnormality Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ回路等の異常を検出するためのパリテ
ィチェック回路に関する。
ィチェック回路に関する。
従来のメモリ回路等の異常を検出するためのパリティチ
ェック回路は、パリティジェネレータ回路と、チエツク
回路と、フリップフロップ回路とを備えて構成されてお
り、メモリリードタイミングにメモリの異常を検出した
ときは、ＮＭＩ等の割込みを発生してパリティエラーの
処理をしている。
ェック回路は、パリティジェネレータ回路と、チエツク
回路と、フリップフロップ回路とを備えて構成されてお
り、メモリリードタイミングにメモリの異常を検出した
ときは、ＮＭＩ等の割込みを発生してパリティエラーの
処理をしている。
上述したような従来のパリティチェック回路は、異常を
検出したときにＮＭＩ等の割込みを発生してパリティエ
ラーの処理を行うため、実際の回路の異常の検出の外に
、外来のノイズ等によって誤動作することかあるという
欠点がある。
検出したときにＮＭＩ等の割込みを発生してパリティエ
ラーの処理を行うため、実際の回路の異常の検出の外に
、外来のノイズ等によって誤動作することかあるという
欠点がある。
本発明のパリティチェック回路は、全体の動作を制御す
るＣＰＵ回路と、データバスと第一のランダムアクセス
メモリとを結ぶバスドライバレシーバ回路と、前記第一
のランダムアクセスメモリへの入力信号からパリティビ
ットを生成するパリティジェネレータ回路と、前記ＣＰ
Ｕ回路からのアドレス信号によってデータを記憶する前
記第一のランダムアクセスメモリと、前記パリティジェ
ネレータ回路からの前記パリティビットを記憶する第二
のランダムアクセスメモリと、前記第一および第二のラ
ンダムアクセスメモリの出力信号を入力してパリティチ
ェック信号を発生ずるパリティチェック信号発生回路と
、リードタイミング信号の発生時に前記パリティチェッ
ク信号を記憶し前記ＣＰＵ回路からのリセット信号によ
ってリセットするフリップフロップ回路と、命令信号に
よってセットまたはリセットするＮＭＩマスクレジスタ
と、前記ＮＭＩマスクレジスタによって制御され前記フ
リップフロップ回路の出力信号を前記ＣＰＵ回路のＮＭ
Ｉ割込み端子に入力するアンド回路と、前記フリップフ
ロップ回路の出力信号と命令信号とを入力して前記デー
タバスに信号を出力するバッファ回路と、パリティエラ
ーを発生した前記前記第一のランダムアクセスメモリの
アドレスを記憶するパリティアドレスメモリとを備えて
いる。
るＣＰＵ回路と、データバスと第一のランダムアクセス
メモリとを結ぶバスドライバレシーバ回路と、前記第一
のランダムアクセスメモリへの入力信号からパリティビ
ットを生成するパリティジェネレータ回路と、前記ＣＰ
Ｕ回路からのアドレス信号によってデータを記憶する前
記第一のランダムアクセスメモリと、前記パリティジェ
ネレータ回路からの前記パリティビットを記憶する第二
のランダムアクセスメモリと、前記第一および第二のラ
ンダムアクセスメモリの出力信号を入力してパリティチ
ェック信号を発生ずるパリティチェック信号発生回路と
、リードタイミング信号の発生時に前記パリティチェッ
ク信号を記憶し前記ＣＰＵ回路からのリセット信号によ
ってリセットするフリップフロップ回路と、命令信号に
よってセットまたはリセットするＮＭＩマスクレジスタ
と、前記ＮＭＩマスクレジスタによって制御され前記フ
リップフロップ回路の出力信号を前記ＣＰＵ回路のＮＭ
Ｉ割込み端子に入力するアンド回路と、前記フリップフ
ロップ回路の出力信号と命令信号とを入力して前記デー
タバスに信号を出力するバッファ回路と、パリティエラ
ーを発生した前記前記第一のランダムアクセスメモリの
アドレスを記憶するパリティアドレスメモリとを備えて
いる。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、１は全体の動作を制御するＣＰＵ回路
、２はデータバス１０１とＲＡＭメモリ素子（メモリ〉
４とを結ぶバスドライバレシバ回路、３はＲＡＭメモリ
素子（メモリ）４への入力信号１０３からパリティビッ
ト１０４を生成するパリティジェネレータ回路、４はＣ
ＰＵ回路１からのアドレス信号１０２によって制御され
てデータを記憶するＲＡＭメモリ素子（メモリ）、５は
パリティビット１０４を記憶するＲＡＭメモリ素子（メ
モリ）、６はメモリ４および５の読出し時にメモリ出力
信号１０５およびパリティピット出力信号１０６からパ
リティチェック信号１０７を発生ずるパリティチェック
信号発生回路（パリティチェック回路）、７はメモリリ
ードタイミング信号１１１の発生時にパリティチェック
信号１０７を記憶するフリップフロップ回路であり、Ｃ
ＰＵ回路１からの■／○命令によって発生＝ ５ する信号１１２が入力するまでは記憶状態はリセットさ
れない。８はマスクレジスタ１０によって制御される２
人力のアンド回路で、その出力信号１１０はＣＰＵ回路
１のＮＭＩ割込み端子に接続されている。９はフリップ
フロップ回路７の出力信号と命令信号１１３とを入力す
ることによってデータバス１０１に信号を出力するバッ
ファ回路、１０は命令信号１１４によってセラ１〜また
はリセットされるＮＭＩマスクレジスタ、１１はパリテ
ィエラーを発生したメモリのアドレス１０２を記憶する
パリティアドレスレジスタであり、命令信号１１５の入
力によってＣＰＵ回路１をセンスする。
、２はデータバス１０１とＲＡＭメモリ素子（メモリ〉
４とを結ぶバスドライバレシバ回路、３はＲＡＭメモリ
素子（メモリ）４への入力信号１０３からパリティビッ
ト１０４を生成するパリティジェネレータ回路、４はＣ
ＰＵ回路１からのアドレス信号１０２によって制御され
てデータを記憶するＲＡＭメモリ素子（メモリ）、５は
パリティビット１０４を記憶するＲＡＭメモリ素子（メ
モリ）、６はメモリ４および５の読出し時にメモリ出力
信号１０５およびパリティピット出力信号１０６からパ
リティチェック信号１０７を発生ずるパリティチェック
信号発生回路（パリティチェック回路）、７はメモリリ
ードタイミング信号１１１の発生時にパリティチェック
信号１０７を記憶するフリップフロップ回路であり、Ｃ
ＰＵ回路１からの■／○命令によって発生＝ ５ する信号１１２が入力するまでは記憶状態はリセットさ
れない。８はマスクレジスタ１０によって制御される２
人力のアンド回路で、その出力信号１１０はＣＰＵ回路
１のＮＭＩ割込み端子に接続されている。９はフリップ
フロップ回路７の出力信号と命令信号１１３とを入力す
ることによってデータバス１０１に信号を出力するバッ
ファ回路、１０は命令信号１１４によってセラ１〜また
はリセットされるＮＭＩマスクレジスタ、１１はパリテ
ィエラーを発生したメモリのアドレス１０２を記憶する
パリティアドレスレジスタであり、命令信号１１５の入
力によってＣＰＵ回路１をセンスする。
第２図は第１図の実施例のＮＭＩ割込み処理を示すフロ
ーチャートである。
ーチャートである。
ＣＰＵ回路１からメモリにデータを書込むとき、データ
バス信号１０１はバスドライバレシバ回路２を介してＲ
ＡＭメモリ素子（データ）４に書込まれる。これと同時
に、パリティジェネレータ回路３によってパリティビッ
ト１０４を生成し、ＲＡＭメモリ素子（パリティピット
）５に書込む。メモリ５からデータを読出すときは、Ｒ
ＡＭメモリ素子（データ）４の出力信号１０５がバスド
ライバレシーバ回路２を通してデータバス］０１に出力
される。このとき、ＲＡＭメモリ素子（データ）４の出
力信号１０５およびＲＡＭメモリ素子（パリティピット
）５の出力信号１０６からパリティチェック回路６にお
いてパリティチェック信号１０７を生成し、メモリリド
タイミング信号１１１の発生時点でフリップフロップ回
路７がそのパリティチェック信号１０７を記憶する。正
常なときは、このフリップフロップ回路７はリセット状
態であるが、パリティエラーが発生したときはセラ１へ
状態となる。通常ＮＭＩマスクレジスタ１０はリセット
されており、その反転出力１０９が１″′であるため、
２人力のアンド回路８を通してパリティエラー信号１０
８が信号１１０として出力されてＣＰＵ回路１のＮＭＩ
割込みが発生する。
バス信号１０１はバスドライバレシバ回路２を介してＲ
ＡＭメモリ素子（データ）４に書込まれる。これと同時
に、パリティジェネレータ回路３によってパリティビッ
ト１０４を生成し、ＲＡＭメモリ素子（パリティピット
）５に書込む。メモリ５からデータを読出すときは、Ｒ
ＡＭメモリ素子（データ）４の出力信号１０５がバスド
ライバレシーバ回路２を通してデータバス］０１に出力
される。このとき、ＲＡＭメモリ素子（データ）４の出
力信号１０５およびＲＡＭメモリ素子（パリティピット
）５の出力信号１０６からパリティチェック回路６にお
いてパリティチェック信号１０７を生成し、メモリリド
タイミング信号１１１の発生時点でフリップフロップ回
路７がそのパリティチェック信号１０７を記憶する。正
常なときは、このフリップフロップ回路７はリセット状
態であるが、パリティエラーが発生したときはセラ１へ
状態となる。通常ＮＭＩマスクレジスタ１０はリセット
されており、その反転出力１０９が１″′であるため、
２人力のアンド回路８を通してパリティエラー信号１０
８が信号１１０として出力されてＣＰＵ回路１のＮＭＩ
割込みが発生する。
ＮＭＩ割込みが発生すると、ＣＰＵ回路１は、レジスタ
の内容を退避しく参照符号２１〉、出力命令によって信
号１１２を発生してフリップフロップ回路７をリセット
し、ＮＭＩ割込みをなくず（参照符号２２）。出力命令
によって信号１１４を発生し、ＮＭＩマスクレジスタ］
−〇をそのアドレス１０２をパリティアドレスレジスタ
１１が記憶しており、ＣＰＵ回路１からの入力命令によ
って発生する信号１１５によってそのアドレスをＣＰＵ
回路１がセンスする（参照符号２４）。同じアドレスの
メモリの内容をＣＰＵ回路１が読出しく参照符号２５）
、入力命令によって発生する信号１１３によってフリッ
プフロップ回路７の出力をセンスする。このとき、フリ
ップフロップ回路７の出力１０８が１″の場合はく参照
符号２６）、本当のパリティエラーとして処理をするく
参照符号２７）。” ｏ ”の場合は、外来のノイズ等
による一時的な誤動作であってメモリ素子には異常がな
いと判断し、ＮＭＩマスクレジスタ１０をリセットしく
参照符号２８）、戻り先のアドレス（メモリパリティエ
ラーが発生する直前のプログラムアドレス）を計算しく
参照符号２つ）、退避していたレジスタを復帰して（参
照符号３０）プログラムを継続する。
の内容を退避しく参照符号２１〉、出力命令によって信
号１１２を発生してフリップフロップ回路７をリセット
し、ＮＭＩ割込みをなくず（参照符号２２）。出力命令
によって信号１１４を発生し、ＮＭＩマスクレジスタ］
−〇をそのアドレス１０２をパリティアドレスレジスタ
１１が記憶しており、ＣＰＵ回路１からの入力命令によ
って発生する信号１１５によってそのアドレスをＣＰＵ
回路１がセンスする（参照符号２４）。同じアドレスの
メモリの内容をＣＰＵ回路１が読出しく参照符号２５）
、入力命令によって発生する信号１１３によってフリッ
プフロップ回路７の出力をセンスする。このとき、フリ
ップフロップ回路７の出力１０８が１″の場合はく参照
符号２６）、本当のパリティエラーとして処理をするく
参照符号２７）。” ｏ ”の場合は、外来のノイズ等
による一時的な誤動作であってメモリ素子には異常がな
いと判断し、ＮＭＩマスクレジスタ１０をリセットしく
参照符号２８）、戻り先のアドレス（メモリパリティエ
ラーが発生する直前のプログラムアドレス）を計算しく
参照符号２つ）、退避していたレジスタを復帰して（参
照符号３０）プログラムを継続する。
以上説明したように、本発明のパリティチェック回路は
、パリティエラーが発生したときのメモリアドレスを記
憶し、再度そのアドレスのメモリの読取動作を行い、再
度パリティエラーが発生しないときはプログラムを継続
することにより、外来のノイズ等による一時的な外乱に
起因するパリティチェック回路の誤動作を防止すること
ができるというという効果がある。
、パリティエラーが発生したときのメモリアドレスを記
憶し、再度そのアドレスのメモリの読取動作を行い、再
度パリティエラーが発生しないときはプログラムを継続
することにより、外来のノイズ等による一時的な外乱に
起因するパリティチェック回路の誤動作を防止すること
ができるというという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例のＮＭＩ割込み処理を示すフローチャー
トである。 １・・・・・・ＣＰＵ回路、２・・・・・バスドライバ
レシバ回路、３・・・・・・パリティジェネレータ回路
、４・・・・・ＲＡＭメモリ素子（データ）、５・・・
・・・ＲＡＭメモリ素子くパリティピット）、６・・・
・・・パリティチェック回路、７・・・・・・フリップ
フロップ回路、８・・・・・・アンド回路、９・・・・
・・バッファ回路、］０・・・・・・ＮＭＩマスクレジ
スタ、１１・・・・・・パリティアドレスレジスタ。
第１図の実施例のＮＭＩ割込み処理を示すフローチャー
トである。 １・・・・・・ＣＰＵ回路、２・・・・・バスドライバ
レシバ回路、３・・・・・・パリティジェネレータ回路
、４・・・・・ＲＡＭメモリ素子（データ）、５・・・
・・・ＲＡＭメモリ素子くパリティピット）、６・・・
・・・パリティチェック回路、７・・・・・・フリップ
フロップ回路、８・・・・・・アンド回路、９・・・・
・・バッファ回路、］０・・・・・・ＮＭＩマスクレジ
スタ、１１・・・・・・パリティアドレスレジスタ。
Claims (1)
- 全体の動作を制御するＣＰＵ回路と、データバスと第一
のランダムアクセスメモリとを結ぶバスドライバレシー
バ回路と、前記第一のランダムアクセスメモリへの入力
信号からパリテイビットを生成するパリティジェネレー
タ回路と、前記ＣＰＵ回路からのアドレス信号によって
データを記憶する前記第一のランダムアクセスメモリと
、前記パリティジェネレータ回路からの前記パリティビ
ットを記憶する第二のランダムアクセスメモリと、前記
第一および第二のランダムアクセスメモリの出力信号を
入力してパリティチェック信号を発生するパリティチェ
ック信号発生回路と、リードタイミング信号の発生時に
前記パリティチェック信号を記憶し前記ＣＰＵ回路から
のリセット信号によってリセットするフリップフロップ
回路と、命令信号によってセットまたはリセットするＮ
ＭＩマスクレジスタと、前記ＮＭＩマスクレジスタによ
って制御され前記フリップフロップ回路の出力信号を前
記ＣＰＵ回路のＮＭＩ割込み端子に入力するアンド回路
と、前記フリップフロップ回路の出力信号と命令信号と
を入力して前記データバスに信号を出力するバッファ回
路と、パリティエラーを発生した前記前記第一のランダ
ムアクセスメモリのアドレスを記憶するパリティアドレ
スメモリとを備えることを特徴とするパリティチェック
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016925A JPH03220649A (ja) | 1990-01-25 | 1990-01-25 | パリティチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016925A JPH03220649A (ja) | 1990-01-25 | 1990-01-25 | パリティチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220649A true JPH03220649A (ja) | 1991-09-27 |
Family
ID=11929703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016925A Pending JPH03220649A (ja) | 1990-01-25 | 1990-01-25 | パリティチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265788A (ja) * | 1992-01-02 | 1993-10-15 | Internatl Business Mach Corp <Ibm> | パリティエラーを検出するコンピュータシステム及びその動作方法 |
-
1990
- 1990-01-25 JP JP2016925A patent/JPH03220649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05265788A (ja) * | 1992-01-02 | 1993-10-15 | Internatl Business Mach Corp <Ibm> | パリティエラーを検出するコンピュータシステム及びその動作方法 |
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