JP2003126484A - 遊技機 - Google Patents

Abstract

(57)【要約】 【課題】 誤動作した場合でも、その動作を正常かつ容
易に復帰させることのできる遊技機を実現する。 【解決手段】 主制御ＣＰＵ１０からのコマンドデータ
を、サブ制御基板内に設けられているコマンド保存用メ
モリ２４に書込む。ＡＮＤゲート２５を設け、コマンド
データの書込み動作を、主制御ＣＰＵ１０からのコマン
ドストローブ信号ＳＴＢの入力に応じて許可する。こう
することにより、コマンドストローブ信号ＳＴＢが入力
され、かつ、サブ制御ＣＰＵ２０から書込み信号ＷＲ１
が出力されている時に限り、書込み信号ＷＲ２が有効に
なり、書込み動作が許可される。 【効果】 遊技機が誤動作した場合でも、有効なコマン
ドデータがコマンド保存用メモリ２４に保存されている
ので、これを読出すことにより、動作を正常かつ容易に
復帰させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は遊技機に関し、特に
主制御基板からのコマンドデータを書込むためのメモリ
を有するサブ制御基板を含む遊技機に関する。

【０００２】

【従来の技術】一般に遊技機は、静電気や外来ノイズ等
の影響を受けて誤動作を起こすことがある。この誤動作
が起きた場合には、それを早期に検出し、正常な動作に
復帰させて遊技を続行させるための対策を施す必要があ
る。この対策には、例えば、周知のウオッチドッグ回路
を用いたものがある。従来の遊技機における復帰対策に
ついて図３を参照して説明する。従来の遊技機は、同図
に示されているように、主制御ＣＰＵ１０が設けられた
主制御基板１００と、サブ制御ＣＰＵ２０、ＲＯＭ２
１、ＲＡＭ２２及びウオッチドッグ回路２３が設けられ
たサブ制御基板２００と、を含んで構成されている。

【０００３】なお、ＲＯＭ２１には、サブ制御ＣＰＵ２
０の動作に必要なデータ等が予め書込まれている。ＲＡ
Ｍ２２には、サブ制御ＣＰＵ２０の動作中に、各種のデ
ータが書込まれる。サブ制御ＣＰＵ２０と、ＲＯＭ２１
及びＲＡＭ２２との間のデータの受渡しは、データバス
Ｂを介して行われる。サブ制御ＣＰＵ２０は、主制御Ｃ
ＰＵ１０から出力されるコマンドデータＣＭＤ及びその
コマンドデータＣＭＤが有効であることを示すコマンド
ストローブ信号ＳＴＢを受信し、コマンドデータＣＭＤ
の内容を、ＲＡＭ２２に書込むように制御する。サブ制
御ＣＰＵ２０が正常に動作している時は、書込み信号Ｗ
Ｒ１がＲＡＭ２２に与えられ、ＲＡＭ２２に正しいコマ
ンドデータが書込まれる。コマンドデータＣＭＤは、例
えば８ビットのデータである。

【０００４】ウオッチドッグ回路２３は、内部にタイマ
回路（図示せず）が設けられており、このタイマ回路の
計時値がサブ制御ＣＰＵ２０から送られてくるウオッチ
ドッグタイマパルス信号Ｐによってリセットされる。リ
セットされず、タイマ回路の計時値が所定値に達する
と、ウオッチドッグ回路２３からリセット信号ＲＳＴが
出力される。このリセット信号ＲＳＴがサブ制御ＣＰＵ
２０に入力されることにより、サブ制御ＣＰＵ２０はリ
セット状態になる。

【０００５】かかる構成において、サブ制御ＣＰＵ２０
からウオッチドッグ回路２３に対してウオッチドッグタ
イマパルス信号Ｐが正常に送られている場合、ウオッチ
ドッグ回路２３が所定時間間隔でリセットされる。この
ため、ウオッチドッグ回路２３からは、サブ制御ＣＰＵ
２０をリセットするためのリセット信号ＲＳＴが出力さ
れない。したがって、サブ制御ＣＰＵ２０はそのまま正
常に動作を続行することができる。

【０００６】これに対し、サブ制御ＣＰＵ２０が暴走す
る等、正常に動作していない場合、サブ制御ＣＰＵ２０
からウオッチドッグ回路２３に対してウオッチドッグタ
イマパルス信号Ｐが正常に送られない。この場合、ウオ
ッチドッグ回路２３は、ウオッチドッグタイマパルス信
号Ｐによってリセットされない。このため、ウオッチド
ッグ回路２３からは、リセット信号ＲＳＴが出力され
る。このリセット信号ＲＳＴがサブ制御ＣＰＵ２０に入
力されると、サブ制御ＣＰＵ２０はリセット状態にな
る。リセットされたサブ制御ＣＰＵ２０は、図示せぬ読
出し信号を出力してＲＡＭ２２に記憶されているコマン
ドデータを読出し、その記憶内容に従って動作を復帰さ
せる。

【０００７】なお、特開平１１−９９２５２号公報に
も、同様に、ウオッチドッグ回路によって遊技機を正常
動作に復帰させるための構成が示されている。

【０００８】

【発明が解決しようとする課題】上述した従来の遊技機
においては、ウオッチドッグ回路による暴走検出後、リ
セット信号によって初期起動し、前回受信したコマンド
による状態への復帰を行う場合、ＣＰＵの暴走による誤
書込みによってＲＡＭの記憶内容が破壊され、正常に復
帰できないことがあるという欠点がある。この欠点は、
上記の特許公報に記載されている技術によっても解決す
ることはできない。

【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は誤動作した場
合でも、その動作を正常かつ容易に復帰させることので
きる遊技機を提供することである。

【００１０】

【課題を解決するための手段】本発明による遊技機は、
主制御基板からのコマンドデータを書込むためのメモリ
を有するサブ制御基板を含む遊技機であって、前記コマ
ンドデータの書込み動作を、前記主制御基板からの指令
の入力に応じて許可する書込み制御手段を含むことを特
徴とする。そして、前記主制御基板からの指令は、コマ
ンドストローブ信号であり、前記書込み制御手段は、前
記指令が入力され、かつ、前記サブ制御基板内の制御回
路から書込み信号が出力されている時に限り、前記書込
み動作を許可するための信号を出力することを特徴とす
る。

【００１１】こうすることにより、ＣＰＵの暴走による
誤書込みによってＲＡＭ内のコマンドデータが破壊され
ることを防止でき、遊技機の正常動作への復帰を容易に
行うことができる。

【００１２】

【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。なお、以下の説明において
参照する各図においては、他の図と同等部分に同一符号
が付されている。図１は本発明の実施の一形態による遊
技機の主要部分の構成を示すブロック図である。同図に
示されているように、本実施形態による遊技機は、従来
の遊技機とは異なり、サブ制御ＣＰＵ２０が受信したコ
マンドデータＣＭＤを保存するための専用のコマンド保
存用メモリ２４と、このコマンド保存用メモリ２４への
書込みを、コマンドデータＣＭＤを受信している時にの
み可能とするためのＡＮＤゲート２５とを含んで構成さ
れている。

【００１３】ＡＮＤゲート２５は、主制御ＣＰＵから出
力されるコマンドストローブ信号ＳＴＢと、サブ制御Ｃ
ＰＵ２０から出力される書込み信号ＷＲ１とを入力とす
る。そして、このＡＮＤゲート２５は、コマンドストロ
ーブ信号ＳＴＢと書込み信号ＷＲ１とが共に有効状態で
あるときに限り、コマンド保存用メモリ２４への書込み
信号ＷＲ２を有効状態にする。このＡＮＤゲート２５に
よる論理積動作により、たとえサブ制御ＣＰＵ２０が誤
動作して書込み信号ＷＲ１を出力した場合であっても、
コマンドデータの有効性を示すコマンドストローブ信号
ＳＴＢが有効でない限り、コマンド保存用メモリ２４へ
の書込みが行われることはない。

【００１４】つまり、本遊技機は、主制御基板からのコ
マンドデータを書込むためのメモリを有するサブ制御基
板を含む遊技機であり、上記コマンドデータの書込み動
作を、上記主制御基板からの指令の入力に応じて許可す
る書込み制御手段としてのＡＮＤゲートを含んで構成さ
れている。そして、主制御基板からの指令は、コマンド
ストローブ信号であり、ＡＮＤゲートは、上記指令が入
力され、かつ、上記サブ制御基板内の制御回路から書込
み信号が出力されている時に限り、書込み動作を許可す
るための信号を出力しているのである。

【００１５】したがって、図１に示されている構成を採
用すればコマンドデータが破壊されることはなく、コマ
ンド保存用メモリ２４には、常に有効なコマンドデータ
が保存されている。よって、この有効なコマンドデータ
を用いることによって、遊技機の動作を正常かつ容易に
復帰させることができる。なお、本例では、コマンドデ
ータを、専用のメモリ２４に保存している。ＲＡＭ２２
のあるエリアをコマンド保存用にすることもできるが、
本例のように専用のメモリ２４を用いれば回路構成が複
雑にならないという利点がある。

【００１６】さらに、図２をも参照して説明する。同図
は、図１に示されている遊技機の動作を示すタイミング
チャートである。同図には、コマンドストローブ信号Ｓ
ＴＢ、コマンドデータＣＭＤ、コマンド保存用メモリ２
４へのコマンドデータと、書込み信号ＷＲ１及びＷＲ２
とが示されている。同図において、サブ制御ＣＰＵ２０
は、主制御ＣＰＵ１０からのコマンドストローブ信号Ｓ
ＴＢの立上りエッジ（ｔ１）において、受信割込みを開
始する。ハイレベル（ＨＩＧＨレベル）になっているコ
マンドストローブ信号ＳＴＢがＡＮＤゲート２５に入力
されている間、サブ制御ＣＰＵ２０からメモリ２４への
書込みが可能な状態になる。

【００１７】この状態において、サブ制御ＣＰＵ２０
は、主制御ＣＰＵ１０からコマンドデータＣＭＤを受信
し、この受信したコマンドデータＣＭＤをコマンド保存
用メモリ２４に書込む。この場合、書込み信号ＷＲ１が
ハイレベルになっている期間ｔ２内に限り、書込み信号
ＷＲ２がハイレベルになり、この期間ｔ２内においての
みコマンドデータＣＭＤがコマンド保存用メモリ２４に
書込まれる。その後、主制御ＣＰＵ１０からのコマンド
ストローブ信号ＳＴＢがローレベル（ＬＯＷレベル）に
なると（ｔ３）、ＡＮＤゲート２５における論理積によ
り、書込み信号ＷＲ２はローレベルのままになる。この
ため、サブ制御ＣＰＵ２０からメモリ２４への書込みが
不可能な状態になる。したがって、たとえサブ制御ＣＰ
Ｕ２０が誤動作して書込み信号ＷＲ１を出力した場合で
あっても、書込み信号ＷＲ２はローレベルのままである
ので、コマンド保存用メモリ２４への書込みが行われる
ことはない。よって、コマンドデータが破壊されること
はなく、コマンド保存用メモリ２４には、常に有効なコ
マンドデータが保存されていることになる。

【００１８】以上のように、遊技機の動作を復帰するた
めに用いるコマンドデータを専用のメモリに記憶する場
合、主制御基板側からストローブ信号が出力されている
時に限り、そのメモリへの書込みを許可することによ
り、メモリに書込まれているコマンドデータの破壊を防
止し、遊技機の動作を正常かつ容易に復帰させることが
できる。

【００１９】

【発明の効果】以上説明したように本発明は、主制御基
板からのコマンドデータを書込むためのメモリを有する
サブ制御基板を含む遊技機において、コマンドデータの
書込み動作を、主制御基板からの指令の入力に応じて許
可することにより、遊技機が誤動作した場合でも、その
動作を正常かつ容易に復帰させることができるという効
果がある。

【図面の簡単な説明】

【図１】本発明による遊技機における誤動作対策のため
の構成を示すブロック図である。

【図２】図１の各部の動作を示すタイミングチャートで
ある。

【図３】従来の遊技機における誤動作対策のための構成
を示すブロック図である。

【符号の説明】

１０ 主制御ＣＰＵ ２０ サブ制御ＣＰＵ ２１ ＲＯＭ ２２ ＲＡＭ ２３ ウオッチドッグ回路 ２４ コマンド保存用メモリ ２５ ＡＮＤゲート １００ 主制御基板 ２００ サブ制御基板 Ｂ データバス ＣＭＤ コマンドデータ Ｐ ウオッチドッグタイマパルス信号 ＲＳＴ リセット信号 ＳＴＢ コマンドストローブ信号 ＷＲ１、ＷＲ２ 書込み信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主制御基板からのコマンドデータを書込
   むためのメモリを有するサブ制御基板を含む遊技機であ
   って、前記コマンドデータの書込み動作を、前記主制御
   基板からの指令の入力に応じて許可する書込み制御手段
   を含むことを特徴とする遊技機。
2. 【請求項２】 前記主制御基板からの指令は、コマンド
   ストローブ信号であり、前記書込み制御手段は、前記指
   令が入力され、かつ、前記サブ制御基板内の制御回路か
   ら書込み信号が出力されている時に限り、前記書込み動
   作を許可するための信号を出力することを特徴とする請
   求項１記載の遊技機。