JP2001188687A - マイクロコンピュータ - Google Patents
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Abstract
(57)【要約】
【課題】 マイクロコンピュータがノイズ等による不具
合で暴走した場合に、ノイズにセンシティブな信号を関
知し、ノイズ等による不具合状態前への現状復帰するマ
イクロコンピュータを提供することを目的とする。 【解決手段】 本発明のマイクロコンピュータは、ノイ
ズ検知をする信号線を配置し、その信号線の変動によ
り、ノイズを検出し、システムクロックより高速に検知
することを特徴とし、また、プログラムカウンタ、スタ
ックポインタ、ＰＳＷ、ＲＡＭの値を保持、待避させ、
マイクロコンピュータのリセットと別系統リセットを保
有する補助メモリを配置し、ノイズ検出した際には、マ
イクロコンピュータのリセットをかけ、待避させたプロ
グラムカウンタ、スタックポインタ、ＰＳＷ、ＲＡＭの
値を読み出し、ノイズ検出する前の状態に復帰させるこ
とを特徴とするものである。
合で暴走した場合に、ノイズにセンシティブな信号を関
知し、ノイズ等による不具合状態前への現状復帰するマ
イクロコンピュータを提供することを目的とする。 【解決手段】 本発明のマイクロコンピュータは、ノイ
ズ検知をする信号線を配置し、その信号線の変動によ
り、ノイズを検出し、システムクロックより高速に検知
することを特徴とし、また、プログラムカウンタ、スタ
ックポインタ、ＰＳＷ、ＲＡＭの値を保持、待避させ、
マイクロコンピュータのリセットと別系統リセットを保
有する補助メモリを配置し、ノイズ検出した際には、マ
イクロコンピュータのリセットをかけ、待避させたプロ
グラムカウンタ、スタックポインタ、ＰＳＷ、ＲＡＭの
値を読み出し、ノイズ検出する前の状態に復帰させるこ
とを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータのＣＰＵ暴走回避及びノイズ検出及び暴走前状態へ
の現状復帰に関するものである。
ータのＣＰＵ暴走回避及びノイズ検出及び暴走前状態へ
の現状復帰に関するものである。
【０００２】
【従来の技術】半導体の製造プロセスの微細化に伴い、
ノイズ対策が重要な問題となってきている。従来、マイ
クロコンピュータのノイズ対策として、 （１）ノイズ等により、任意の動作する為ではない周波
数の信号が、進入してきた場合には、外部割り込み端子
のフィルターにより内部割り込み制御レジスタへ不用意
な信号を伝えない。 （２）電源ラインとＶＳＳライン間の容量による信号線
のふらつきを軽減する。 （３）リセットラインのローパスフィルターにより高周
波のノイズをカットする。 ことにより、ノイズの進入を防止している。
ノイズ対策が重要な問題となってきている。従来、マイ
クロコンピュータのノイズ対策として、 （１）ノイズ等により、任意の動作する為ではない周波
数の信号が、進入してきた場合には、外部割り込み端子
のフィルターにより内部割り込み制御レジスタへ不用意
な信号を伝えない。 （２）電源ラインとＶＳＳライン間の容量による信号線
のふらつきを軽減する。 （３）リセットラインのローパスフィルターにより高周
波のノイズをカットする。 ことにより、ノイズの進入を防止している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のマイクロコンピュータでは、ノイズの進入防止の措
置をとったとしてもノイズの進入を完全に防ぐことはで
きず、ＣＰＵが暴走することがあり、暴走したＣＰＵを
復帰させるには、ハードウェアリセットが必要である。
来のマイクロコンピュータでは、ノイズの進入防止の措
置をとったとしてもノイズの進入を完全に防ぐことはで
きず、ＣＰＵが暴走することがあり、暴走したＣＰＵを
復帰させるには、ハードウェアリセットが必要である。
【０００４】本発明は上記従来の課題を解決するもの
で、マイクロコンピュータ内部にＣＰＵとは別系統のリ
セットを保有する複数個の補助メモリを設けて、ノイズ
を検出し、ノイズによりＣＰＵが暴走した際にハードウ
ェアリセットをかけることなくマイクロコンピュータ内
部でリセットをかけ、なおかつ暴走前の状態へ復帰する
事を目的とする。
で、マイクロコンピュータ内部にＣＰＵとは別系統のリ
セットを保有する複数個の補助メモリを設けて、ノイズ
を検出し、ノイズによりＣＰＵが暴走した際にハードウ
ェアリセットをかけることなくマイクロコンピュータ内
部でリセットをかけ、なおかつ暴走前の状態へ復帰する
事を目的とする。
【０００５】
【課題を解決するための手段】本発明の請求項１に記載
の発明は、ＣＰＵのリセットと別系統リセットを保有し
たプログラムカウンタ、スタックポインタ、プロセッサ
ステータスワード、ＲＡＭの値を保持し、ノイズ検出後
にＣＰＵの状態をノイズ検出する前の状態に復帰させる
ことを特徴とするマイクロコンピュータとしたものであ
り、事前にノイズによる不具合を検知し、ノイズによっ
て、ＣＰＵが暴走し、マイクロコンピュータを外部リセ
ットによりリセットすることを阻止し、補助メモリへの
アクセスも制御でき、ノイズ検出後にＣＰＵの状態をノ
イズ検出する前の状態に復帰させることができる。
の発明は、ＣＰＵのリセットと別系統リセットを保有し
たプログラムカウンタ、スタックポインタ、プロセッサ
ステータスワード、ＲＡＭの値を保持し、ノイズ検出後
にＣＰＵの状態をノイズ検出する前の状態に復帰させる
ことを特徴とするマイクロコンピュータとしたものであ
り、事前にノイズによる不具合を検知し、ノイズによっ
て、ＣＰＵが暴走し、マイクロコンピュータを外部リセ
ットによりリセットすることを阻止し、補助メモリへの
アクセスも制御でき、ノイズ検出後にＣＰＵの状態をノ
イズ検出する前の状態に復帰させることができる。
【０００６】本発明の請求項２に記載の発明は、プログ
ラムカウンタ、スタックポインタ、プロセッサステータ
スワード、ＲＡＭの値をプロテクトし、ノイズ検出後に
ＣＰＵの状態をノイズ検出する前の状態に復帰させるこ
とのできるよう構成したマイクロコンピュータとしたも
のであり、事前にノイズによる不具合を検知し、ノイズ
等により、ＣＰＵが動作している際にマイクロコンピュ
ータに対して任意の動作する為ではない周波数の信号が
進入しても、その信号をノイズとして検出し、補助メモ
リを保有することなくＣＰＵの暴走を回避し、暴走前状
態への現状復帰できる。
ラムカウンタ、スタックポインタ、プロセッサステータ
スワード、ＲＡＭの値をプロテクトし、ノイズ検出後に
ＣＰＵの状態をノイズ検出する前の状態に復帰させるこ
とのできるよう構成したマイクロコンピュータとしたも
のであり、事前にノイズによる不具合を検知し、ノイズ
等により、ＣＰＵが動作している際にマイクロコンピュ
ータに対して任意の動作する為ではない周波数の信号が
進入しても、その信号をノイズとして検出し、補助メモ
リを保有することなくＣＰＵの暴走を回避し、暴走前状
態への現状復帰できる。
【０００７】本発明の請求項３に記載の発明は、ノイズ
検知をする信号線の配置方法を特徴とし、マイクロコン
ピュータ内部で一番センシティブな信号線のゆれを検知
し、ノイズ等の検出をシステムクロックより高速に検出
することのできるよう構成したマイクロコンピュータと
したものであり、事前にノイズによる不具合を検知し、
ノイズによって、ＣＰＵが暴走し、マイクロコンピュー
タを外部リセットによりリセットすることを阻止できる
本発明のマイクロコンピュータは、ノイズ等により、Ｃ
ＰＵが動作している際にマイクロコンピュータに対して
任意の動作をする為ではない周波数の信号が、進入して
きた場合にも、その信号を検出してＣＰＵの暴走を回避
し及び暴走前状態への現状復帰できる回路を設けたもの
である。
検知をする信号線の配置方法を特徴とし、マイクロコン
ピュータ内部で一番センシティブな信号線のゆれを検知
し、ノイズ等の検出をシステムクロックより高速に検出
することのできるよう構成したマイクロコンピュータと
したものであり、事前にノイズによる不具合を検知し、
ノイズによって、ＣＰＵが暴走し、マイクロコンピュー
タを外部リセットによりリセットすることを阻止できる
本発明のマイクロコンピュータは、ノイズ等により、Ｃ
ＰＵが動作している際にマイクロコンピュータに対して
任意の動作をする為ではない周波数の信号が、進入して
きた場合にも、その信号を検出してＣＰＵの暴走を回避
し及び暴走前状態への現状復帰できる回路を設けたもの
である。
【０００８】
【発明の実施の形態】（実施の形態１）以下、本発明の
マイクロコンピュータを具体的な実施の形態に基づいて
説明する。
マイクロコンピュータを具体的な実施の形態に基づいて
説明する。
【０００９】図１は本発明の第１の実施の形態における
マイクロコンピュータの内部の概略構成図である。図１
において１はＣＰＵ、２はプロセッサステータスワード
（ＰＳＷ）、３はプログラムカウンタ（ＰＣ）、４はス
タックポインタ（ＳＰ）、５はＲＡＭ、レジスタにかか
わらずいかなるものでも構わないもので読み書きでき、
記憶できる構成の素子を保有しているものであり、内部
にメモリ部を保有している補助メモリ、６はＣＰＵの動
作クロック周波数を決定する及び周辺機能、ＣＰＵ内部
動作に必要なシステムクロック、７は退避データ、８は
メモリ部、９はＣＰＵ一時停止信号、１０はノイズを検
出し、ＣＰＵ一時停止信号９を出力するノイズ検出回
路、１１は内部リセット信号、１２はリセット判別回
路、１３はデータ格納完了信号、１４はソフトウェアに
よるリセットを機能する為の内部レジスタからの値でソ
フトリセット信号、１５は外部リセット端子から入力さ
れる信号でマイクロコンピュータ１７をリセットする為
の信号で外部リセット信号、１６は外部リセット端子、
１７はマイクロコンピュータ、１８は復帰データであ
る。
マイクロコンピュータの内部の概略構成図である。図１
において１はＣＰＵ、２はプロセッサステータスワード
（ＰＳＷ）、３はプログラムカウンタ（ＰＣ）、４はス
タックポインタ（ＳＰ）、５はＲＡＭ、レジスタにかか
わらずいかなるものでも構わないもので読み書きでき、
記憶できる構成の素子を保有しているものであり、内部
にメモリ部を保有している補助メモリ、６はＣＰＵの動
作クロック周波数を決定する及び周辺機能、ＣＰＵ内部
動作に必要なシステムクロック、７は退避データ、８は
メモリ部、９はＣＰＵ一時停止信号、１０はノイズを検
出し、ＣＰＵ一時停止信号９を出力するノイズ検出回
路、１１は内部リセット信号、１２はリセット判別回
路、１３はデータ格納完了信号、１４はソフトウェアに
よるリセットを機能する為の内部レジスタからの値でソ
フトリセット信号、１５は外部リセット端子から入力さ
れる信号でマイクロコンピュータ１７をリセットする為
の信号で外部リセット信号、１６は外部リセット端子、
１７はマイクロコンピュータ、１８は復帰データであ
る。
【００１０】ＰＳＷ２からの退避データ７及びＰＣ３か
らの退避データ７及びＳＰ４からの退避データ７を補助
メモリ５のメモリ部８に書き込む。書き込みが終了した
らデータ格納完了信号１３を出力する。また、補助メモ
リ５のメモリ部８への退避データ７のアクセスの可否に
ついては、ＣＰＵ一時停止信号９の入力によって決定す
る。リセット判別回路１２は、ＣＰＵ一時停止信号９に
よって、データ格納完了信号１３とソフトリセット信号
１４と外部リセット信号１５とを選択するセレクタであ
り、内部リセット信号１１を出力し、ＣＰＵ１内部をリ
セットする。ソフトリセット信号１４と外部リセット信
号１５は、ＣＰＵ一時停止信号９が出力されていない場
合に内部リセット信号１１を出力し、ＣＰＵ１内部をリ
セットする。ＣＰＵ一時停止信号９が出力された場合
は、ソフトリセット信号１４と外部リセット信号１５
は、無効になり、データ格納完了信号１３のみが有効に
なり、データ格納完了信号１３の出力タイミングによっ
て内部リセット信号１１が出力される。
らの退避データ７及びＳＰ４からの退避データ７を補助
メモリ５のメモリ部８に書き込む。書き込みが終了した
らデータ格納完了信号１３を出力する。また、補助メモ
リ５のメモリ部８への退避データ７のアクセスの可否に
ついては、ＣＰＵ一時停止信号９の入力によって決定す
る。リセット判別回路１２は、ＣＰＵ一時停止信号９に
よって、データ格納完了信号１３とソフトリセット信号
１４と外部リセット信号１５とを選択するセレクタであ
り、内部リセット信号１１を出力し、ＣＰＵ１内部をリ
セットする。ソフトリセット信号１４と外部リセット信
号１５は、ＣＰＵ一時停止信号９が出力されていない場
合に内部リセット信号１１を出力し、ＣＰＵ１内部をリ
セットする。ＣＰＵ一時停止信号９が出力された場合
は、ソフトリセット信号１４と外部リセット信号１５
は、無効になり、データ格納完了信号１３のみが有効に
なり、データ格納完了信号１３の出力タイミングによっ
て内部リセット信号１１が出力される。
【００１１】具体的には、（１）ノイズ検出、データ退
避、（２）復帰について説明する。
避、（２）復帰について説明する。
【００１２】（１）ノイズ検出、データ退避 ノイズ検出回路１０が、ノイズを検出した場合にＣＰＵ
一時停止信号９をＣＰＵ１とメモリ部８に出力する。こ
こでデータの退避について説明する。ノイズ検出回路１
０からノイズを検出した場合にＣＰＵ一時停止信号９を
ＣＰＵ１と補助メモリ５中のメモリ部８に出力する。補
助メモリ５の中のメモリ部８は、ＣＰＵ一時停止信号９
の入力によって退避データ７の受け入れの可否を決定す
る。ＰＳＷ２及びＰＣ３及びＳＰ４の値は、ＣＰＵ一時
停止信号９が入力された時点のデータを退避データ７と
してそれぞれのデータを補助メモリ５の中のメモリ部８
に蓄える。この際、動作以外のＣＰＵ１の動作はＣＰＵ
１のノイズによる二次的、三次的な暴走を防止する為、
停止する。図１に示す補助メモリ５中のメモリ部８の形
式は、補助メモリ５の中のメモリ部８をＣＰＵ１内部と
同じレジスタ構成にし、ＰＣ、ＰＳＷ、ＳＰを持つ方法
に限らずＣＰＵ１がＣＰＵ一時停止信号９クロックによ
って停止する為、ＣＰＵ１のノイズによる二次的、三次
的な暴走を考慮せずにＰＳＷ２及びＰＣ３及びＳＰ４か
ら退避させた退避データ７を独自のクロック及びタイミ
ングで一つのレジスタに対してシリアルにデータをゆっ
くり退避させる方法がある。補助メモリ５中のメモリ部
８に退避データ７が蓄えられたら、データ格納完了信号
１３をリセット判別回路１２に対して出力する。
一時停止信号９をＣＰＵ１とメモリ部８に出力する。こ
こでデータの退避について説明する。ノイズ検出回路１
０からノイズを検出した場合にＣＰＵ一時停止信号９を
ＣＰＵ１と補助メモリ５中のメモリ部８に出力する。補
助メモリ５の中のメモリ部８は、ＣＰＵ一時停止信号９
の入力によって退避データ７の受け入れの可否を決定す
る。ＰＳＷ２及びＰＣ３及びＳＰ４の値は、ＣＰＵ一時
停止信号９が入力された時点のデータを退避データ７と
してそれぞれのデータを補助メモリ５の中のメモリ部８
に蓄える。この際、動作以外のＣＰＵ１の動作はＣＰＵ
１のノイズによる二次的、三次的な暴走を防止する為、
停止する。図１に示す補助メモリ５中のメモリ部８の形
式は、補助メモリ５の中のメモリ部８をＣＰＵ１内部と
同じレジスタ構成にし、ＰＣ、ＰＳＷ、ＳＰを持つ方法
に限らずＣＰＵ１がＣＰＵ一時停止信号９クロックによ
って停止する為、ＣＰＵ１のノイズによる二次的、三次
的な暴走を考慮せずにＰＳＷ２及びＰＣ３及びＳＰ４か
ら退避させた退避データ７を独自のクロック及びタイミ
ングで一つのレジスタに対してシリアルにデータをゆっ
くり退避させる方法がある。補助メモリ５中のメモリ部
８に退避データ７が蓄えられたら、データ格納完了信号
１３をリセット判別回路１２に対して出力する。
【００１３】（２）復帰 ＣＰＵ一時停止信号９が出力された場合、ソフトリセッ
ト信号１４と外部リセット信号１５は、無効になり、デ
ータ格納完了信号１３のみが有効になり、データ格納完
了信号１３の出力タイミングによって内部リセット信号
１１が出力される。その際に通常の外部リセット信号１
５によるリセット及びソフトリセット信号１４によるリ
セットとは別の経路で内部ＣＰＵ１がリセットされる。
外部リセット信号１５によるリセット及びソフトリセッ
ト信号１４によるリセットの場合の初期動作は、ＲＯＭ
（図示せず）に書き込まれている内容を実行し、ＰＳＷ
２及びＰＣ３及びＳＰ４及び他のものも全てがリセット
され、ＲＯＭ（図示せず）に書き込まれている固定され
たＰＣ３の値のアドレスから動作スタートする。しか
し、データ格納完了信号１３の到達をもって、リセット
判別回路１２から出力される内部リセット信号１１の場
合は、前記外部リセット信号１５によるリセット及びソ
フトリセット信号１４によるリセットの場合と異なる信
号を出力する。この内容については、ＲＯＭ（図示せ
ず）にデータ格納完了信号１３の到達で内部リセット信
号１１が出力された場合は、ノイズ検出回路１０から出
力されたＣＰＵ一時停止信号９によって、ＰＳＷ２及び
ＰＣ３及びＳＰ４から退避させた退避データ７を補助メ
モリ５内部のメモリ部８から復帰データ１８を読み込ん
でそれぞれＰＳＷ２及びＰＣ３及びＳＰ４に書き戻し
て、そのデータをもって動作スタートする。
ト信号１４と外部リセット信号１５は、無効になり、デ
ータ格納完了信号１３のみが有効になり、データ格納完
了信号１３の出力タイミングによって内部リセット信号
１１が出力される。その際に通常の外部リセット信号１
５によるリセット及びソフトリセット信号１４によるリ
セットとは別の経路で内部ＣＰＵ１がリセットされる。
外部リセット信号１５によるリセット及びソフトリセッ
ト信号１４によるリセットの場合の初期動作は、ＲＯＭ
（図示せず）に書き込まれている内容を実行し、ＰＳＷ
２及びＰＣ３及びＳＰ４及び他のものも全てがリセット
され、ＲＯＭ（図示せず）に書き込まれている固定され
たＰＣ３の値のアドレスから動作スタートする。しか
し、データ格納完了信号１３の到達をもって、リセット
判別回路１２から出力される内部リセット信号１１の場
合は、前記外部リセット信号１５によるリセット及びソ
フトリセット信号１４によるリセットの場合と異なる信
号を出力する。この内容については、ＲＯＭ（図示せ
ず）にデータ格納完了信号１３の到達で内部リセット信
号１１が出力された場合は、ノイズ検出回路１０から出
力されたＣＰＵ一時停止信号９によって、ＰＳＷ２及び
ＰＣ３及びＳＰ４から退避させた退避データ７を補助メ
モリ５内部のメモリ部８から復帰データ１８を読み込ん
でそれぞれＰＳＷ２及びＰＣ３及びＳＰ４に書き戻し
て、そのデータをもって動作スタートする。
【００１４】このように構成した為、ノイズ等により、
ＣＰＵが動作している際にマイクロコンピュータに対し
て任意の動作する為ではない周波数の信号が進入して
も、その信号をノイズとして検出し、ＣＰＵの暴走を回
避し、暴走前状態への現状復帰できる。
ＣＰＵが動作している際にマイクロコンピュータに対し
て任意の動作する為ではない周波数の信号が進入して
も、その信号をノイズとして検出し、ＣＰＵの暴走を回
避し、暴走前状態への現状復帰できる。
【００１５】（実施の形態２）図２では、図１の補助メ
モリ５とメモリ部８を保有していない。その他の構成概
略図は図１と同じである。実施の形態１と異なる点につ
いて説明する。
モリ５とメモリ部８を保有していない。その他の構成概
略図は図１と同じである。実施の形態１と異なる点につ
いて説明する。
【００１６】具体的には、（１）データ退避、（２）復
帰について説明する。
帰について説明する。
【００１７】（１）データ退避 ノイズ検出回路１０からノイズを検出した場合にＣＰＵ
一時停止信号９をＣＰＵ１に出力する。その時点でＰＳ
Ｗ２及びＰＣ３及びＳＰ４は、ＣＰＵ一時停止信号９が
入力された時点のデータをそのまま記憶し、その後、デ
ータが書き換わらないようプロテクトした構成にする。
この際、動作以外のＣＰＵ１の動作はＣＰＵ１のノイズ
による二次的、三次的な暴走を防止する為、停止する。
一時停止信号９をＣＰＵ１に出力する。その時点でＰＳ
Ｗ２及びＰＣ３及びＳＰ４は、ＣＰＵ一時停止信号９が
入力された時点のデータをそのまま記憶し、その後、デ
ータが書き換わらないようプロテクトした構成にする。
この際、動作以外のＣＰＵ１の動作はＣＰＵ１のノイズ
による二次的、三次的な暴走を防止する為、停止する。
【００１８】（２）復帰 データ格納完了信号１３の到達をもって、リセット判別
回路１２から出力される内部リセット信号１１の場合
は、前記外部リセット信号１５によるリセット及びソフ
トリセット信号１４によるリセットの場合と異なる信号
を出力する。その内容については、ＲＯＭ（図示せず）
にデータ格納完了信号１３の到達で内部リセット信号１
１が出力された場合は、通常のＲＯＭ（図示せず）に書
き込まれている内容であるＰＳＷ２及びＰＣ３及びＳＰ
４全てのリセットの処理を実行せず、ノイズ検出回路１
０から出力されたＣＰＵ一時停止信号９によって、プロ
テクトされているＰＳＷ２及びＰＣ３及びＳＰ４のデー
タをもって動作スタートする。その場合にＰＳＷ２及び
ＰＣ３及びＳＰ４以外のレジスタは、リセットがかかる
ようにする。
回路１２から出力される内部リセット信号１１の場合
は、前記外部リセット信号１５によるリセット及びソフ
トリセット信号１４によるリセットの場合と異なる信号
を出力する。その内容については、ＲＯＭ（図示せず）
にデータ格納完了信号１３の到達で内部リセット信号１
１が出力された場合は、通常のＲＯＭ（図示せず）に書
き込まれている内容であるＰＳＷ２及びＰＣ３及びＳＰ
４全てのリセットの処理を実行せず、ノイズ検出回路１
０から出力されたＣＰＵ一時停止信号９によって、プロ
テクトされているＰＳＷ２及びＰＣ３及びＳＰ４のデー
タをもって動作スタートする。その場合にＰＳＷ２及び
ＰＣ３及びＳＰ４以外のレジスタは、リセットがかかる
ようにする。
【００１９】このように構成した為、ノイズ等により、
ＣＰＵが動作している際にマイクロコンピュータに対し
て任意の動作する為ではない周波数の信号が進入して
も、その信号をノイズとして検出し、補助メモリを保有
することなくＣＰＵの暴走を回避し、暴走前状態への現
状復帰できる。
ＣＰＵが動作している際にマイクロコンピュータに対し
て任意の動作する為ではない周波数の信号が進入して
も、その信号をノイズとして検出し、補助メモリを保有
することなくＣＰＵの暴走を回避し、暴走前状態への現
状復帰できる。
【００２０】図３は本発明のマイクロコンピュータ１７
の図１、２におけるノイズ検出回路１０内部構成図であ
る。図３において６はシステムクロック、９はＣＰＵ一
時停止信号、１０はノイズ検出回路、１９は遅延素子、
２０はレイアウト固定センシティブ信号、２１はレイア
ウト固定ロジックである。
の図１、２におけるノイズ検出回路１０内部構成図であ
る。図３において６はシステムクロック、９はＣＰＵ一
時停止信号、１０はノイズ検出回路、１９は遅延素子、
２０はレイアウト固定センシティブ信号、２１はレイア
ウト固定ロジックである。
【００２１】システムクロック６は、ＣＰＵの動作クロ
ック周波数を決定する及び周辺機能、ＣＰＵ内部動作に
必要なクロックである。遅延素子１９は、個々の遅延素
子１９の遅延合計がシステムクロック６の１周期よりも
短いもので（Δｔ＊ｎ＝システムクロック６の１周
期）、システムクロック６の１周期の時間内で発生した
ノイズをサンプリングできる構成として、１個以上複数
個配置し、システムクロック６を遅延して出力するもの
であればどのような構成でも構わない。センシティブな
信号を検知するノイズ検出回路１０は、マイクロコンピ
ュータ１７を作成時にレイアウト的にマイクロコンピュ
ータ１７内部で長く細く及び電源ラインやＧＮＤライン
に近接している場合の一番センシティブな信号配線とす
るあるいは、故意にマイクロコンピュータ１７内で電源
変動の激しいロジックの近接したライン及びダイナミッ
ク回路電源の近接したラインにセンシティブな信号配線
を作りこんでレイアウト固定センシティブ信号２０とす
る。そのレイアウト固定センシティブ信号２０がノイズ
等により変化した場合及びそうでない場合も常に、レイ
アウト固定ロジック２１にシステムクロック６の１周期
より短い時間で取り込まれ、レイアウト固定センシティ
ブ信号２０と逆極性のデータつまり、レイアウト固定セ
ンシティブ信号２０がノイズ等により、変化した場合の
み、ＣＰＵ一時停止信号９が出力される。この時の論理
は、レイアウト固定センシティブ信号２０がノイズ等に
より、変化した場合のみ検出できる論理であればどのよ
うな構成でもよい。図３においてレイアウト固定センシ
ティブ信号２０は、電源固定されており、その変化によ
り、ＣＰＵ一時停止信号９を出力する論理を作成してい
るが、レイアウト固定センシティブ信号２１は、ＧＮＤ
固定でもよく、その場合は、ＣＰＵ一時停止信号９を出
力する論理も異なる構成になる。レイアウト固定ロジッ
ク２１は、遅延素子１９を介してシステムクロック６の
１周期の時間内にＰＳＷ２及びＰＣ３及びＳＰ４に非同
期のタイミングでＣＰＵ一時停止信号９を出力し、ＰＳ
Ｗ２及びＰＣ３及びＳＰ４のデータ退避あるいは、プロ
テクトを制御する。
ック周波数を決定する及び周辺機能、ＣＰＵ内部動作に
必要なクロックである。遅延素子１９は、個々の遅延素
子１９の遅延合計がシステムクロック６の１周期よりも
短いもので（Δｔ＊ｎ＝システムクロック６の１周
期）、システムクロック６の１周期の時間内で発生した
ノイズをサンプリングできる構成として、１個以上複数
個配置し、システムクロック６を遅延して出力するもの
であればどのような構成でも構わない。センシティブな
信号を検知するノイズ検出回路１０は、マイクロコンピ
ュータ１７を作成時にレイアウト的にマイクロコンピュ
ータ１７内部で長く細く及び電源ラインやＧＮＤライン
に近接している場合の一番センシティブな信号配線とす
るあるいは、故意にマイクロコンピュータ１７内で電源
変動の激しいロジックの近接したライン及びダイナミッ
ク回路電源の近接したラインにセンシティブな信号配線
を作りこんでレイアウト固定センシティブ信号２０とす
る。そのレイアウト固定センシティブ信号２０がノイズ
等により変化した場合及びそうでない場合も常に、レイ
アウト固定ロジック２１にシステムクロック６の１周期
より短い時間で取り込まれ、レイアウト固定センシティ
ブ信号２０と逆極性のデータつまり、レイアウト固定セ
ンシティブ信号２０がノイズ等により、変化した場合の
み、ＣＰＵ一時停止信号９が出力される。この時の論理
は、レイアウト固定センシティブ信号２０がノイズ等に
より、変化した場合のみ検出できる論理であればどのよ
うな構成でもよい。図３においてレイアウト固定センシ
ティブ信号２０は、電源固定されており、その変化によ
り、ＣＰＵ一時停止信号９を出力する論理を作成してい
るが、レイアウト固定センシティブ信号２１は、ＧＮＤ
固定でもよく、その場合は、ＣＰＵ一時停止信号９を出
力する論理も異なる構成になる。レイアウト固定ロジッ
ク２１は、遅延素子１９を介してシステムクロック６の
１周期の時間内にＰＳＷ２及びＰＣ３及びＳＰ４に非同
期のタイミングでＣＰＵ一時停止信号９を出力し、ＰＳ
Ｗ２及びＰＣ３及びＳＰ４のデータ退避あるいは、プロ
テクトを制御する。
【００２２】このように構成した為、ノイズ等により、
ＣＰＵが動作している際にマイクロコンピュータに対し
て任意の動作する為ではない周波数の信号が進入して
も、その信号をノイズとして検出できる。
ＣＰＵが動作している際にマイクロコンピュータに対し
て任意の動作する為ではない周波数の信号が進入して
も、その信号をノイズとして検出できる。
【００２３】
【発明の効果】以上のように本発明は、ノイズ等によ
り、ＣＰＵが動作している際にマイクロコンピュータに
対して任意の動作する為ではない周波数の信号が進入し
ても、その信号をノイズとして検出し、ＣＰＵの暴走を
回避し、暴走前状態への現状復帰できる事を実現できる
優れたマイクロコンピュータである。
り、ＣＰＵが動作している際にマイクロコンピュータに
対して任意の動作する為ではない周波数の信号が進入し
ても、その信号をノイズとして検出し、ＣＰＵの暴走を
回避し、暴走前状態への現状復帰できる事を実現できる
優れたマイクロコンピュータである。
【図１】本発明の第１の実施の形態におけるマイクロコ
ンピュータ概略構成図
ンピュータ概略構成図
【図２】本発明の第２の実施の形態におけるマイクロコ
ンピュータ概略構成図
ンピュータ概略構成図
【図３】本発明のマイクロコンピュータ１７のノイズ検
出回路１０内部構成図
出回路１０内部構成図
１ ＣＰＵ ２ ＰＳＷ ３ ＰＣ ４ ＳＰ ５ 補助メモリ ６ システムクロック ７ 退避データ ８ メモリ部 ９ ＣＰＵ一時停止信号 １０ ノイズ検出回路 １１ 内部リセット信号 １２ リセット判別回路 １３ データ格納完了信号 １４ ソフトリセット信号 １５ 外部リセット信号 １６ 外部リセット端子 １７ マイクロコンピュータ １８ 復帰データ １９ 遅延素子 ２０ レイアウト固定センシティブ信号 ２１ レイアウト固定ロジック
Claims (3)
- 【請求項１】 ノイズを検出するノイズ検出部と前記ノ
イズ検出部がノイズを検出すると、ＣＰＵの動作を決定
する情報を補助メモリに格納するデータ退避部と前記デ
ータ退避部によるデータ退避が終了すると全内容をクリ
アし、退避データを書き戻すマイクロコンピュータ。 - 【請求項２】 ノイズを検出するノイズ検出部と前記ノ
イズ検出部がノイズを検出すると、ＣＰＵの動作を決定
する情報をプロテクトし、前記情報以外の内容をクリア
し、前記情報から再スタートするマイクロコンピュー
タ。 - 【請求項３】 ノイズ等による不具合でＣＰＵが暴走し
ないようにする為にノイズ検知をする信号線の配置方法
を特徴とし、その信号線の変動により、ノイズ等の検出
をシステムクロックより高速に検出し、外部リセットし
なくても、ノイズ検出する前の状態に復帰させるマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000244A JP2001188687A (ja) | 2000-01-05 | 2000-01-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000000244A JP2001188687A (ja) | 2000-01-05 | 2000-01-05 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001188687A true JP2001188687A (ja) | 2001-07-10 |
Family
ID=18529622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000244A Pending JP2001188687A (ja) | 2000-01-05 | 2000-01-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001188687A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018176A1 (fr) * | 2006-08-08 | 2008-02-14 | Seiko Epson Corporation | Réservoir de liquide et dispositif consommateur de liquide |
| JP2009086862A (ja) * | 2007-09-28 | 2009-04-23 | Koyo Electronics Ind Co Ltd | プログラマブルコントローラに内蔵するｃｐｕの動作クロックおよびバス信号の処理方法 |
| JP2014123409A (ja) * | 2010-03-30 | 2014-07-03 | Le Tech Co Ltd | 主記憶装置における情報を復元するための装置及び方法 |
| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
-
2000
- 2000-01-05 JP JP2000000244A patent/JP2001188687A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018176A1 (fr) * | 2006-08-08 | 2008-02-14 | Seiko Epson Corporation | Réservoir de liquide et dispositif consommateur de liquide |
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| US8954801B2 (en) | 2009-10-15 | 2015-02-10 | L E Tech Co., Ltd. | Microcomputer and method of operation thereof |
| JP2014123409A (ja) * | 2010-03-30 | 2014-07-03 | Le Tech Co Ltd | 主記憶装置における情報を復元するための装置及び方法 |
| JP5579257B2 (ja) * | 2010-03-30 | 2014-08-27 | 株式会社エルイーテック | 主記憶装置における情報を復元するための装置及び方法 |
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