JP2587881B2 - 画像形成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、センサおよび該センサ
の状態変化を検出する制御手段を備えた画像形成装置に
関する。

【０００２】

【従来の技術】複写機等の画像形成装置には各種のセン
サが装備され、これらのセンサからの検出信号によりＣ
ＰＵ（制御手段）がジャミングや給紙カセットの挿入状
態等を検出するようになっている。

【０００３】図５はこの種の画像形成装置の一従来例を
示しており、ＣＰＵ１がこれのＩ／Ｏポートに直接接続
されたセンサＳの検出信号を読み込んで、ジャミングや
給紙カセットの挿入状態等を検出する構成をとる。図６
はこの検出手順を示しており、ＣＰＵ１はステップｍ２
に示される画像形成プロセスを含むメイン処理に先立っ
て、ステップｍ１に示されるセンサ入力処理を定期的に
行い、ここで各種センサの検出信号を読み込んで上記検
出を行う。

【０００４】

【発明が解決しようとする課題】ところで、上記検出手
順によれば、センサＳの数が増えると、その分、読み込
み、すなわち検出に要する時間がかかるため、ＣＰＵ１
の処理速度が低下する。このため、例えばジャミング等
の異常事態発生時に、メインモータの停止といった応答
動作を迅速に行うことができず、機器に大きな負担をか
かり、破損等の不具合を生じるおそれがある。

【０００５】因みに、上記従来例では、センサの読み込
み時間がＣＰＵ１の処理時間の５％〜１０％を占めてい
た。

【０００６】本発明はこのような従来技術の欠点を解決
するものであり、制御手段の処理速度の向上が図れ、ジ
ャミング等の異常事態に迅速に対処できる画像形成装置
を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の画像形成装置
は、センサおよび該センサの状態変化を検出する制御手
段を備え、必要に応じてセンサ出力を検出する画像形成
装置において、該センサと該制御手段との間に接続され
たセンサ状態検出回路を備え、該センサ状態検出回路
が、該センサの出力が変化すると、その状態変化値がデ
ータ入力に与えられ、次のクロックが入力される迄の間
該状態変化値を保持する第１のバッファメモリと、該第
１のバッファメモリに該次のクロックが入力された時点
で該第１のバッファメモリから該状態変化値がデータ入
力に与えられる第２のバッファメモリと、該第１及び第
２のバッファメモリの出力を監視し、両出力が不一致状
態になると、該制御手段に該センサの状態チェック用の
割り込み処理を実行させるための割り込み信号を出力す
る割り込み信号生成手段とで構成されており、そのこと
により上記目的が達成される。

【０００８】好ましくは、前記第１及び第２のバッファ
メモリにリセット信号が与えられると、前記第１及び第
２のバッファメモリの保持データを前記センサの状態検
出信号に一致させる初期化回路を設ける。

【０００９】

【作用】上記構成によれば、センサ出力が変化しない状
態では、第１及び第２のバッファメモリにラッチされた
出力が同一になるのに対し、センサ出力が変化すると、
変化後のセンサ出力が第１のバッファメモリに与えられ
るタイミングよりも所定時間遅れて第２のバッファメモ
リに与えられるので、変化後のセンサ出力、即ち状態変
化値が第１のバッファメモリに与えられた時点における
第１及び第２のバッファメモリの出力は不一致状態にな
る。従って、センサ出力が変化する都度、割り込み信号
が生成され、通常は画像形成プロセスを制御したり、搬
送シート（用紙）の位置検出を行ったり、搬送シートの
装着状態を検出したりしている制御手段が、この割り込
み信号を受けると、必要に応じてジャミング等の異常事
態を検出したり、給紙カセットの挿入状態をチェックす
ることになる。このように、本発明によれば、センサの
状態チェックが必要な場合にのみ行われるので、制御手
段の処理時間に対するセンサ出力の読み込み時間を低減
できる。

【００１０】

【実施例】以下本発明の実施例について説明する。

【００１１】図１は、本発明の画像形成装置に装備され
るセンサ状態検出回路を示しており、ＣＰＵ１はこの画
像形成装置の制御中枢となるものであり、画像形成プロ
セスを含むメイン処理及び該ＣＰＵ１の各Ｉ／Ｏポート
（Ｉ／Ｏポート、Ｉ／Ｏポート、Ｉ／Ｏポート）
に接続される各種センサＳ１、Ｓ２、Ｓ３（例えば、マ
イクロスイッチ、フォトトランジスタ、サーミスタ）の
検出信号を読み込んで該センサＳ１、Ｓ２、Ｓ３の状態
変化を検出するセンサ入力処理を行う。

【００１２】センサＳ１とＩ／Ｏポートの間には、バ
ッファメモリ１１及び１２が接続される。また、センサ
Ｓ２とＩ／Ｏポートの間には、バッファメモリ２１及
び２２が接続され、センサＳ３とＩ／Ｏポートの間に
は、バッファメモリ３１及び３２がそれぞれ接続され
る。これらバッファメモリ１１、１２、２１、２２、３
１、３２は、例えば図２に示されるＤフリップフロップ
からなる。

【００１３】加えて、バッファメモリ１１及び１２に
は、該バッファメモリ１１及び１２の出力データが与え
られるＮ０Ｒゲート１３が接続される。Ｎ０Ｒゲート１
３は、ＥＸ−Ｎ０Ｒゲートからなり、バッファメモリ１
１及び１２の出力データを監視し、両出力データが異な
る場合に、ＡＮＤゲート４０を介してＣＰＵ１の割込入
力端子に割り込み信号を出力する。バッファメモリ１１
及び１２の出力データは、またＣＰＵ１のＩ／Ｏポート
に与えられる。

【００１４】同様にバッファメモリ２１及び２２には、
これらの出力データを監視するＮ０Ｒゲート２３が接続
され、バッファメモリ３１および３２には、これらの出
力データを監視するＮ０Ｒゲート３３が接続される。Ｎ
０Ｒゲート２３及び３３は同様にＡＮＤゲート４０を介
してＣＰＵ１の割込入力端子に割り込み信号を出力す
る。具体的には、ＡＮＤゲート４０に少なくとも一つの
Ｎ０Ｒゲート１３（又は２３、３３）から割り込み信号
が与えられると、ＣＰＵ１の割込入力端子に割り込み信
号が入力され、これを受けたＣＰＵ１が後述するセンサ
入力処理（割り込み処理ルーチン）を実行する。

【００１５】図２はバッファメモリ１１、１２及びこれ
らに接続される部分の詳細を示しており、マイクロスイ
ッチからなるセンサＳ１からのON、OFF信号（以下ON信
号をハイレベル信号“Ｈ”と称し、OFF信号をローレベ
ル信号“Ｌ”と称する）がバッファメモリ１１のデータ
入力Ｄに与えられる。一方、バッファメモリ１１のクロ
ック入力端子ＣＬＫには、クロックパルス発生器５から
所定周期でクロック（クロックパルス）が入力される。
バッファメモリ１１は、クロック入力端子ＣＬＫに入力
されるクロックの立ち上がり時点でセンサＳ１からのデ
ータを読み取って記憶し、次のクロックの立ち上がり迄
該データを保持し、保持したデータをデータ出力Ｑより
バッファメモリ１２のデータ入力Ｄ及びＮ０Ｒゲート１
３の一方端子に出力する。

【００１６】同様にバッファメモリ１２は、クロック発
生器５からクロック入力端子ＣＬＫに与えられるクロッ
クの立ち上がりから次のクロックの立ち上がり迄、バッ
ファメモリ１１からデータ入力Ｄに与えられるデータを
保持し、保持したデータをデータ出力ＱよりＩ／Ｏポー
ト及びＡＮＤゲート４０の他方端子に出力する。従っ
て、本実施例によれば、クロック２周期分の遅延データ
がＣＰＵ１のＩ／Ｏポートに出力される。

【００１７】加えて、バッファメモリ１１及び１２に
は、ＯＲゲート６０、６１、６２とインバータ６３を備
えてなる初期化回路６が接続されている。初期化回路６
は、画像形成装置の電源投入直後等において、バッファ
メモリ１１及び１２の記憶保持データがクリアされた場
合に、これらに記憶保持されるデータをセンサＳ１の当
該時点における状態（“Ｈ”又は“Ｌ”）に対応したデ
ータに設定し、誤検出の発生を防止する。今少し説明す
ると、バッファメモリ１１及び１２のリセット入力ＣＬ
Ｒにリセット信号生成回路６４からリセット信号が与え
られると、初期化回路６がＯＲゲート６０の一方端子に
与えられるこの時のセンサＳ１の状態信号に基づき所定
の論理をとって、バッファメモリ１１及び１２のセット
入力ＰＲにセンサＳ１の当該時点における状態に対応し
たデータを設定するようになっている。

【００１８】図３は上記したセンサ状態検出回路の具体
的な動作内容を示しており、センサＳ１が“Ｌ”→
“Ｈ”に変化した状態を示している。そうすると、バッ
ファメモリ１１のデータ入力Ｄに“Ｈ”状態のデータが
入力され、バッファメモリ１１はこの“Ｈ”状態のデー
タを次のクロックの立ち上がり迄保持する。従って、こ
の時Ｎ０Ｒゲート１３の一方端子には“Ｈ”状態の信号
が入力される。

【００１９】一方、この時点では、バッファメモリ１２
のデータ入力Ｄには“Ｈ”状態のデータが入力されてい
ないので、バッファメモリ１２は図示のように“Ｌ”状
態のデータを保持している。従って、この時、Ｎ０Ｒゲ
ート１３の他方端子には“Ｌ”状態の信号が入力され
る。ここで、Ｎ０Ｒゲート１３はセンサＳ１の状態に変
化が生じていない場合に“Ｈ”状態の信号を出力するよ
うになっている。従って、上記のようにセンサＳ１の状
態が“Ｌ”→“Ｈ”に変化すると、その時点で一方端子
に“Ｈ”状態、他方端子に“Ｌ”状態の信号が入力され
るので、この時のＮ０Ｒゲート１３の出力は“Ｈ”→
“Ｌ”となり、この“Ｌ”状態の信号を割り込み信号と
してＡＮＤゲート４０を介してＣＰＵ１の割込入力端子
に入力する。

【００２０】ＣＰＵ１はＡＮＤゲート４０を介して少な
くとも一つのＮ０Ｒゲート１３（又は２３、３３）から
割込入力端子に割り込み信号が入力されると、図４に
示すように、現在処理中のメイン処理のプログラムを中
断し、割り込み処理、すなわちセンサ入力処理を実行す
る。このセンサ入力処理では、Ｉ／Ｏポート、、
の状態チェックを行う。このチェックによってジャミン
グや給紙カセットの挿入検知が行われる。

【００２１】上記の検出方式によれば、ＣＰＵ１の処理
速度を従来方式に比べて５％〜１０％近く向上できる。
すなわち、ジャミングや給紙カセットの挿入検知は、そ
れ程頻繁に発生せず、しかも上記検出方式によれば、こ
れらの事態が発生したときに限って検出すればよいの
で、これらの検出のためにＣＰＵ１の処理時間の５％〜
１０％を費やしていた従来方式に比較して処理速度を５
％〜１０％近く向上できる。

【００２２】なお、上記実施例では、ＡＮＤゲート４０
を介してＮ０Ｒゲート１３、２３、３３の出力を割込入
力端子に与えることにしたが、ＡＮＤゲート４０を設
けず、Ｎ０Ｒゲート１３、２３、３３の出力を同数の割
込入力端子個々に与える構成をとることにしてもよい。
但し、センサの数に対して割込入力端子の数は限りがあ
るので、ＡＮＤゲート４０を設ける方が実施する上で好
ましいものになる。

【００２３】

【発明の効果】以上の本発明によれば、センサ出力が変
化する都度、割り込み信号が、これを受けた制御手段が
センサの状態チェックを行う構成をとるので、センサの
状態チェックが必要な場合のみ行われる。従って、制御
手段の処理時間に対するセンサ出力の読み込み時間を大
幅に低減でき、制御手段の処理速度を向上できる。

【００２４】それ故、ジャミング等の異常事態に迅速に
対処できるので、破損等の不具合を生じることがなく、
復旧作業を確実に行える。

【００２５】また、特に請求項２記載の画像形成装置に
よれば、第１及び第２のバッファメモリにリセット信号
が与えられると、前記第１及び第２のバッファメモリの
保持データを前記センサの状態検出信号に一致させる初
期化回路を設ける構成をとるので、画像形成装置の電源
投入直後等のように、第１及び第２のバッファメモリの
保持データがクリアされる場合であっても、誤検出を発
生することがない。

【図面の簡単な説明】

【図１】本発明の画像形成装置に装備されるセンサ状態
検出回路の略全体構成を示す回路図。

【図２】図１に示されるセンサ状態検出回路の一部を抽
出して詳細に示す回路図。

【図３】図２に示される回路の具体的な動作を示す図
面。

【図４】ＣＰＵの制御手順を示すフローチャート。

【図５】従来例の回路構成を示す図面。

【図６】従来例におけるＣＰＵの制御手順を示すフロー
チャート。

【符号の説明】

１ ＣＰＵ ５ クロック発生器 ６ 初期化回路 １１、１２、２１、２２、３１、３２ バッファメモリ １３、２３、３３ Ｎ０Ｒゲート ４０ ＡＮＤゲート Ｓ１、Ｓ２、Ｓ３ センサ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 センサおよび該センサの状態変化を検出
   する制御手段を備え、必要に応じてセンサ出力を検出す
   る画像形成装置において、 該センサと該制御手段との間に接続されたセンサ状態検
   出回路を備え、該センサ状態検出回路が、 該センサの出力が変化すると、その状態変化値がデータ
   入力に与えられ、次のクロックが入力される迄の間該状
   態変化値を保持する第１のバッファメモリと、該第１の
   バッファメモリに該次のクロックが入力された時点で該
   第１のバッファメモリから該状態変化値がデータ入力に
   与えられる第２のバッファメモリと、 該第１及び第２の
   バッファメモリの出力を監視し、両出力が不一致状態に
   なると、該制御手段に該センサの状態チェック用の割り
   込み処理を実行させるための割り込み信号を出力する割
   り込み信号生成手段とで構成されている画像形成装置。
2. 【請求項２】前記第１及び第２のバッファメモリにリセ
   ット信号が与えられると、前記第１及び第２のバッファ
   メモリの保持データを前記センサの状態検出信号に一致
   させる初期化回路を備えた請求項１記載の画像形成装
   置。