JPH01196635A - プロセツサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、データを演算処理したり、外部回路を制御し
たりするためのプロセッサを含む回路に関し、特に、プ
ロセッサの実行中にデータの損傷による誤動作を検出し
、それを通知する機能を有するプロセッサ回路に関する
ものである。

〔従来の技術〕

従来のプロセッサ回路の一例を第３図に示す。

同図において、１はプロセッサ、２はプログラムメモリ
回路、３はデータバス、４はアドレスバス、５はデータ
バスステータス線、６はクロック信号線である。

プロセッサＩは内部に演算部、制御部および各種のレジ
スタをもち、算術演算や論理演算、外部回路の制御やデ
ータの一時的記憶機能などを有する。プログラムメモリ
回路２はプロセッサ１の動作を指定する命令コードやデ
ータコードすなわちプログラムを記憶している。

データバス３は、プロセッサ１１プログラムメモリ回路
２およびこの他の外部回路（図示せず）との間で相互の
データのやりとりを行なうための双方向性の信号線の集
まりである。

アドレスバス４は、プログラムメモリ回路２や、この他
の外部メモリ回路、入出力ボート番号などのアドレスを
指定するアドレス信号線の集まりである。

なお、プロセッサ１はアドレスバス４を通じてプログラ
ムメモリ回路２ヘアドレスを与え、プログラムメモリ回
路２は与えられたアドレスに格納されているデータを取
り出してデータバス３にそのデータを乗せ、プロセッサ
１はそのデータを取り込み、命令コードかデータコード
かを判断して実行処理する。

データバスステータス線５は、プロセッサ１がデータバ
ス３より読み込んだデータをデータコード、命令コード
のいずれと判断して処理しているかを外部回路へ通知す
る信号線である。

クロック信号ｖＡ６はプロセッサ１での処理の基準タイ
ミングとしてのクロック信号を入力するための信号線で
、プロセッサ１およびその周辺外部回路はこのクロック
信号により同期している。

〔発明が解決しようとする課題〕

上述した従来のプロセッサ回路はプロセッサ１の偶発的
な故障や動作中の放射線等に起因するソフトエラーによ
ってプロセッサ１内にデータ損傷が発生したとき誤動作
し、この場合、外部回路へ誤データを出力したり、外部
メモリ回路を誤って書き換えるなどの悪影響が、外部回
路を含むシステム全体に及ぶという問題があった。

〔課題を解決するための手段〕

このような課題を解決するために本発明は、データの演
算処理や外部回路の制御をするためのプロセッサと、こ
のプロセッサにアドレスバスおよびデータバスを介在し
て接続されプロセッサ用の命令コードとデータコードを
記憶しているプログラムメモリ回路とから成るプロセッ
サ回路において、プログラムの各命令コードにおける命
令処理時間が予定された時間内かどうかを判定すること
によりプログラム実行中の誤動作を検出する命令処理時
間判定回路を設けるようにしたものである。

〔作用〕

本発明によるプロセッサ回路においては、プロセッサの
データ損傷による誤動作は効率的かつ速やかに検出され
る。

〔実施例〕

第１図は本発明に係わるプロセッサ回路の一実施例を示
す系統図であり、同図において、７は命令処理時間判定
回路、８はエラー検出信号線である。同図において第３
図と同一部分又は相当部分には同一符号が付しである。

プロセッサ１は算術演算、外部回路の制御、データの一
時的記憶などの機能を有する。プログラムメモリ回路２
はプロセッサ１の動作を指定する命令コードやデータコ
ードすなわちプログラムを記憶している。データバス３
はプロセッサｌ、プログラムメモリ回路２および外部回
路間で相互のデータのやりとりを行なうための双方向性
の信号線の集まりで、アドレスバス４はプログラムメモ
リ回路２１人出力ポートなどのアドレスを指定するアド
レス信号線の集まりである。また、データバスステータ
ス線５はプロセッサ１がデータバス３より読み込んだデ
ータをデータコード、命令コードのいずれと判断して処
理しているかを外部回路へ通知するための信号線であり
、クロック信号線６はプロセッサ１での処理の基準タイ
ミングを入力するための信号線である。

命令処理時間判定回路７は、プロセッサ１が動作状態に
あるときに、成る命令コードＡから次の命令コードＢの
読込みまでのクロックサイクル数すなわち命令処理に要
した時間が正常処理に要する時間範囲内であるか否かを
判定する回路であり、プロセッサ１が誤動作して、命令
処理に要した時間が正常処理に要する時間範囲外となっ
たとき、エラー検出信号を出力する。エラー検出信号線
８は上記エラー検出信号を出力する信号線である。

第２図は命令処理時間判定回路７をさらに詳細に示した
系統図である。同図において、９は命令サイクルカウン
ト回路、１０は命令サイクルカウントデータ線、１１は
プログラム命令サイクルメモリ回路、１２は正常状態命
令サイクル出力線、１３は比較判定回路である。なお、
第２図において第１図と同一部分又は相当部分には同一
符号が付しである。

ここで、プログラムメモリ回路２の成る命令コードＡの
アドレスをＡ　Ｄ　ｎ　％プロセッサ１がその次に処理
する命令コードＢのアドレスをＡＤｍ（ＡＤｎ＋ＡＤｍ
）と仮定して、プロセッサ１が命令コードＡから命令コ
ードＢへ移行する間の命令処理時間判定回路７の動作の
説明を第２図を用いて行なう。命令サイクルカウント回
路９は、プロセッサ１の命令コードＡの読込みから次の
命令コードＢの読込みまでの間をデータバスステータス
線５により知り、クロック信号線６のクロック信号をカ
ウントアツプし、命令コードＡに要した処理時間を作成
する回路であり、命令サイクルカウントデータは、命令
サイクルカウント回路９の出力線である命令サイクルカ
ウントデータ線１０へ出力される。

プログラム命令サイクルメモリ回路１１は、プログラム
メモリ回路２の命令コードが書き込まれているアドレス
と同一のアドレスに、その命令コードのクロックサイク
ル数すなわち命令処理時間の最大値および最小値を記憶
しているメモリ回路である。正常状態命令サイクル出力
線１２はプログラム命令サイクルメモリ回路１１から出
力される信号の伝送線であり、データバスステータス線
５が命令コード読込み状態を通知したときのアドレスバ
ス４のアドレス値に対応する命令コードのクロックサイ
クル数の最大値および最小値が出力される信号線の集ま
りである。従って、プロセッサｌが命令コードＡを読み
込んだときから次の命令コードＢを読み込むまでの間、
正常状態命令サイクル出力線１２には、命令コードＡの
クロックサイクル数の最大値および最小値がプログラム
命令サイクルメモリ回路１１より出力されている。

比較回路１３は、命令サイクルカウントデータ線１０上
の信号の値と正常状態命令サイクル出力線１２上の信号
の値とを比較判定し、異常時にはエラー検出信号をエラ
ー検出信号線８へ出力する回路である。

上記動作を要約すると、第１図、第２図のプロセッサ回
路は、命令処理時間判定回路７を有することにより、プ
ロセッサ１が成る命令コードを読み込んだ後、データ損
傷により誤動作する場合や、命令コードをデータコード
と誤読する場合およびデータコードを命令コードと誤読
する場合には、プロセッサ１の命令コードに要する処理
時間が長くなったり短くなったりするため、正常の処理
時間を記憶しているプログラム命令サイクルメモリ回路
１１の内容と比較すると、各命令コードの処理時間が異
なることにより「誤」と判定し、プロセッサ１の誤動作
を検出することを特徴とする。

〔発明の効果〕

以上説明したように本発明によるプロセッサ回路は、プ
ロセッサがデータ損傷等により誤動作した場合、実際の
命令処理時間と正常の命令処理時間とを比較することに
より命令処理に要する時間が異なることを検出するよう
にしたことにより、誤動作時にエラー検出信号を出力で
きるので、プロセッサのデータ損傷等による誤動作を効
率的かつ速やかに検出できる効果がある。

また、エラー検出信号をプロセッサのリセット信号とし
て利用すれば、プロセッサの誤動作時に、外部メモリ回
路の書換え、誤データの外部回路への出力といったシス
テム全体に与える悪影響を最小限に押さえることができ
る効果がある。

【図面の簡単な説明】

第１図は本発明に係わるプロセッサ回路の一実施例を示
す系統図、第２図は第１図の実施例をさらに詳細に示す
系統図、第３図は従来のプロセ・ノサ回路を示す系統図
である。 １・・・プロセッサ、２・・・プログラムメモリ回路、
３・・・データバス、４・・・アドレスバス、５・・・
データバスステータス線、６・・・クロック信号線、７
・・・命令処理時間判定回路、８・・・エラー検出信号
線。 特許出願人　　　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. データの演算処理や外部回路の制御をするためのプロセ
   ッサと、このプロセッサにアドレスバスおよびデータバ
   スを介在して接続され前記プロセッサ用の命令コードと
   データコードを記憶しているプログラムメモリ回路とか
   ら成るプロセッサ回路において、プログラムの各命令コ
   ードにおける命令処理時間が予定された時間内かどうか
   を判定することによりプログラム実行中の誤動作を検出
   する命令処理時間判定回路を備えたことを特徴とするプ
   ロセッサ回路。