JPH06231002A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH06231002A JPH06231002A JP5017149A JP1714993A JPH06231002A JP H06231002 A JPH06231002 A JP H06231002A JP 5017149 A JP5017149 A JP 5017149A JP 1714993 A JP1714993 A JP 1714993A JP H06231002 A JPH06231002 A JP H06231002A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- write
- memory
- signal
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【構成】本発明のマイクロコンピュータ１は、ＣＰＵ２
およびメモリ３を含み、リセット信号１０４によりクリ
アされ、メモリ３のアドレスに対する、ＣＰＵ２による
プログラムの実行によるデータ書込み動作の有無を検出
して、所定の書込み検出信号１０５を出力する書込み検
出回路４と、書込み検出回路４より出力される書込み検
出信号１０５に基づいて、ＣＰＵ２によるメモリ３に対
する割込み動作を制御する割込み制御回路５と、を少な
くとも備えて構成される。
およびメモリ３を含み、リセット信号１０４によりクリ
アされ、メモリ３のアドレスに対する、ＣＰＵ２による
プログラムの実行によるデータ書込み動作の有無を検出
して、所定の書込み検出信号１０５を出力する書込み検
出回路４と、書込み検出回路４より出力される書込み検
出信号１０５に基づいて、ＣＰＵ２によるメモリ３に対
する割込み動作を制御する割込み制御回路５と、を少な
くとも備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特にデバッグ機能を有するマイクロコンピュータ
に関する。
関し、特にデバッグ機能を有するマイクロコンピュータ
に関する。
【０００２】
【従来の技術】従来のマイクロコンピュータは、一例が
図３のブロック図に示されるように、ＣＰＵ３２とメモ
リ３３とにより構成されており、プログラムの実行によ
り、内蔵されているメモリ３３における任意のアドレス
に対するデータの書込みおよび読出しについては、何等
の制御作用も行われていないのが実情である。
図３のブロック図に示されるように、ＣＰＵ３２とメモ
リ３３とにより構成されており、プログラムの実行によ
り、内蔵されているメモリ３３における任意のアドレス
に対するデータの書込みおよび読出しについては、何等
の制御作用も行われていないのが実情である。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、プログラムの実行によるデ
ータの書込み動作が一度も行われない内蔵メモリのアド
レスの内容（一般的には、不定データと云う）を、誤ま
ってプログラムの実行により読出し動作を行い、その読
出された不定データを基に、システムのプログラムを完
成させても、その状態を検出することができないため、
例えシステム・プログラムが正しく動作する状態におい
ても、「不定データ」に基づいているために、当該シス
テム・プログラムが信頼性に欠けるという欠点がある。
ロコンピュータにおいては、プログラムの実行によるデ
ータの書込み動作が一度も行われない内蔵メモリのアド
レスの内容（一般的には、不定データと云う）を、誤ま
ってプログラムの実行により読出し動作を行い、その読
出された不定データを基に、システムのプログラムを完
成させても、その状態を検出することができないため、
例えシステム・プログラムが正しく動作する状態におい
ても、「不定データ」に基づいているために、当該シス
テム・プログラムが信頼性に欠けるという欠点がある。
【０００４】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、ＣＰＵに対応して半導体メモリを内蔵するマ
イクロコンピュータにおいて、前記半導体メモリのアド
レスに対する、プログラムの実行によるデータ書込み動
作の有無を検出して、所定の書込み検出信号を出力する
書込み検出回路と、前記書込み検出回路より出力される
書込み検出信号に基づいて、前記半導体メモリに対する
割込み動作を制御する割込み制御回路と、を少なくとも
備えることを特徴としている。
ュータは、ＣＰＵに対応して半導体メモリを内蔵するマ
イクロコンピュータにおいて、前記半導体メモリのアド
レスに対する、プログラムの実行によるデータ書込み動
作の有無を検出して、所定の書込み検出信号を出力する
書込み検出回路と、前記書込み検出回路より出力される
書込み検出信号に基づいて、前記半導体メモリに対する
割込み動作を制御する割込み制御回路と、を少なくとも
備えることを特徴としている。
【０００５】なお、前記書込み検出回路は、前記ＣＰＵ
より出力される読出し信号と、前記半導体メモリより出
力されるアドレスデコード信号との論理積をとって出力
する第１の論理積回路と、前記ＣＰＵより出力される書
込み信号と、前記半導体メモリより出力されるアドレス
デコード信号との論理積をとって出力する第２の論理積
回路と、所定のリセット信号によりクリアされ、Ｄ端子
に電源電圧が供給されて、ＣＫ端子に前記第２の論理積
回路の出力信号が入力されるフリップフロップ回路と、
前記フリップフロップ回路のＱ端子出力を入力し、前記
第１の論理積回路の出力による制御作用を介して前記書
込み検出信号を出力する３ステート回路と、を備えて構
成してもよい。
より出力される読出し信号と、前記半導体メモリより出
力されるアドレスデコード信号との論理積をとって出力
する第１の論理積回路と、前記ＣＰＵより出力される書
込み信号と、前記半導体メモリより出力されるアドレス
デコード信号との論理積をとって出力する第２の論理積
回路と、所定のリセット信号によりクリアされ、Ｄ端子
に電源電圧が供給されて、ＣＫ端子に前記第２の論理積
回路の出力信号が入力されるフリップフロップ回路と、
前記フリップフロップ回路のＱ端子出力を入力し、前記
第１の論理積回路の出力による制御作用を介して前記書
込み検出信号を出力する３ステート回路と、を備えて構
成してもよい。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例のマイクロコ
ンピュータ１は、ＣＰＵ２と、メモリ３と、書込み検出
回路４と、割込み制御回路５とを備えて構成される。ま
た、図２は、上記の書込み検出回路４の内部構成を示す
図である。以下、図１および図２を参照して本実施例の
動作について説明する。
である。図１に示されるように、本実施例のマイクロコ
ンピュータ１は、ＣＰＵ２と、メモリ３と、書込み検出
回路４と、割込み制御回路５とを備えて構成される。ま
た、図２は、上記の書込み検出回路４の内部構成を示す
図である。以下、図１および図２を参照して本実施例の
動作について説明する。
【０００８】図１において、マイクロコンピュータ１に
おいては、プログラムの実行により、内蔵されているメ
モリ３の任意のアドレスにデータを書込む動作が行われ
ると、書込み信号１０１が有効となり、メモリ３と同一
のアドレスの書込み検出回路４のアドレスにも、同時に
当該データが書込まれる。この時に、メモリ３において
は、データバス２０２を介してＣＰＵ２からのデータが
書込まれており、書込み検出回路４においても、データ
バス２０２以外のバスを介して固定データが書込まれ
る。
おいては、プログラムの実行により、内蔵されているメ
モリ３の任意のアドレスにデータを書込む動作が行われ
ると、書込み信号１０１が有効となり、メモリ３と同一
のアドレスの書込み検出回路４のアドレスにも、同時に
当該データが書込まれる。この時に、メモリ３において
は、データバス２０２を介してＣＰＵ２からのデータが
書込まれており、書込み検出回路４においても、データ
バス２０２以外のバスを介して固定データが書込まれ
る。
【０００９】図２の書込み検出回路４は、図１における
アドレスバス２０１により指定されるメモリ３のアドレ
スに、１対１に対応する１ビットのフリップフロップ回
路４１と、ＡＮＤ回路４３と、ＡＮＤ回路４４と、３ス
テート回路４２とを備えて構成されている。アドレスデ
コード信号１０３は、メモリ３の任意のアドレスに対し
て書込み動作または読出し動作を行う際に、該当するア
ドレスに対してのみ有効となる信号である。プログラム
の実行によりメモリ３にデータが書込まれると、書込み
信号１０１が有効になり、且つメモリアドレスに該当す
るアドレスデコード信号１０３も有効となり、ＡＮＤ回
路４３により、書込みパルスが生成されて、書込み検出
回路４のメモリアドレスに該当するアドレスに“１”が
書込まれる。また、リセット信号１０４により、書込み
検出回路４の全てのアドレスのデータをクリア
（“０”）するように、リセット信号１０４がフリップ
フロップ回路４１のクリア端子（ＣＬＲ）に接続されて
いる。一方、プログラムの実行により、メモリ３からデ
ータを読出す場合には、読出し信号１０２が有効にな
り、且つメモリアドレスに該当するアドレスデコード信
号１０３が有効となり、ＡＮＤ回路４３により読出しパ
ルスが生成されて３ステート回路４２に入力され、書込
み検出回路４のメモリアドレスに該当するアドレスの内
容が、フリップフロップ４１のＱ端子より出力され、３
ステート回路４２を介して書込み信号１０５として、書
込み制御回路５に出力される。この際、書込み検出信号
１０５が“０”レベルで、割込み制御回路５に対して割
込み要求する有効な信号であるものとすると、リセット
信号１０４により、プログラムの実行が開始されて、プ
ログラムの実行により一度もデータが書込まれていない
メモリ３のアドレスから、プログラムの実行によりデー
タが読出されると、書込み検出回路４により“０”レベ
ルの書込み検出信号１０５が割込み制御回路５に出力さ
れて割込み動作が発生する。そして同時に、メモリ３の
データがデータバス２０２に読出される。
アドレスバス２０１により指定されるメモリ３のアドレ
スに、１対１に対応する１ビットのフリップフロップ回
路４１と、ＡＮＤ回路４３と、ＡＮＤ回路４４と、３ス
テート回路４２とを備えて構成されている。アドレスデ
コード信号１０３は、メモリ３の任意のアドレスに対し
て書込み動作または読出し動作を行う際に、該当するア
ドレスに対してのみ有効となる信号である。プログラム
の実行によりメモリ３にデータが書込まれると、書込み
信号１０１が有効になり、且つメモリアドレスに該当す
るアドレスデコード信号１０３も有効となり、ＡＮＤ回
路４３により、書込みパルスが生成されて、書込み検出
回路４のメモリアドレスに該当するアドレスに“１”が
書込まれる。また、リセット信号１０４により、書込み
検出回路４の全てのアドレスのデータをクリア
（“０”）するように、リセット信号１０４がフリップ
フロップ回路４１のクリア端子（ＣＬＲ）に接続されて
いる。一方、プログラムの実行により、メモリ３からデ
ータを読出す場合には、読出し信号１０２が有効にな
り、且つメモリアドレスに該当するアドレスデコード信
号１０３が有効となり、ＡＮＤ回路４３により読出しパ
ルスが生成されて３ステート回路４２に入力され、書込
み検出回路４のメモリアドレスに該当するアドレスの内
容が、フリップフロップ４１のＱ端子より出力され、３
ステート回路４２を介して書込み信号１０５として、書
込み制御回路５に出力される。この際、書込み検出信号
１０５が“０”レベルで、割込み制御回路５に対して割
込み要求する有効な信号であるものとすると、リセット
信号１０４により、プログラムの実行が開始されて、プ
ログラムの実行により一度もデータが書込まれていない
メモリ３のアドレスから、プログラムの実行によりデー
タが読出されると、書込み検出回路４により“０”レベ
ルの書込み検出信号１０５が割込み制御回路５に出力さ
れて割込み動作が発生する。そして同時に、メモリ３の
データがデータバス２０２に読出される。
【００１０】
【発明の効果】以上説明したように、本発明は、プログ
ラムの実行により、一度も書込み動作の行われていない
内蔵メモリのアドレスから、プログラムの実行によるデ
ータの読出し動作を行う際には、当該内蔵メモリの状態
を検出した上で、割込み制御回路により当該メモリに対
する割込み要求を発生することにより、割込み処理によ
り、プログラムのデバッグを容易且つ確実に実施するこ
とが可能となり、信頼性の高いプログラムを提供するこ
とができるという効果がある。
ラムの実行により、一度も書込み動作の行われていない
内蔵メモリのアドレスから、プログラムの実行によるデ
ータの読出し動作を行う際には、当該内蔵メモリの状態
を検出した上で、割込み制御回路により当該メモリに対
する割込み要求を発生することにより、割込み処理によ
り、プログラムのデバッグを容易且つ確実に実施するこ
とが可能となり、信頼性の高いプログラムを提供するこ
とができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における書込み検出回路を示す回路図
である。
である。
【図３】従来例を示すブロック図である。
１、３１ マイクロコンピュータ ２、３２ ＣＰＵ ３、３３ メモリ ４ 書込み検出回路 ５ 割込み制御回路 ４１ フリップフロップ回路 ４２ ３ステート回路 ４３、４４ ＡＮＤ回路
Claims (2)
- 【請求項１】 ＣＰＵに対応して半導体メモリを内蔵す
るマイクロコンピュータにおいて、 前記半導体メモリのアドレスに対する、プログラムの実
行によるデータ書込み動作の有無を検出して、所定の書
込み検出信号を出力する書込み検出回路と、 前記書込み検出回路より出力される書込み検出信号に基
づいて、前記半導体メモリに対する割込み動作を制御す
る割込み制御回路と、 を、少なくとも備えることを特徴とするマイクロコンピ
ュータ。 - 【請求項２】 前記書込み検出回路が、 前記ＣＰＵより出力される読出し信号と、前記半導体メ
モリより出力されるアドレスデコード信号との論理積を
とって出力する第１の論理積回路と、 前記ＣＰＵより出力される書込み信号と、前記半導体メ
モリより出力されるアドレスデコード信号との論理積を
とって出力する第２の論理積回路と、 所定のリセット信号によりクリアされ、Ｄ端子に電源電
圧が供給されて、ＣＫ端子に前記第２の論理積回路の出
力信号が入力されるフリップフロップ回路と、 前記フリップフロップ回路のＱ端子出力を入力し、前記
第１の論理積回路の出力による制御作用を介して前記書
込み検出信号を出力する３ステート回路と、 を備える請求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017149A JPH06231002A (ja) | 1993-02-04 | 1993-02-04 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5017149A JPH06231002A (ja) | 1993-02-04 | 1993-02-04 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231002A true JPH06231002A (ja) | 1994-08-19 |
Family
ID=11935937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5017149A Pending JPH06231002A (ja) | 1993-02-04 | 1993-02-04 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231002A (ja) |
-
1993
- 1993-02-04 JP JP5017149A patent/JPH06231002A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990209 |