JPH02278446A - メモリアクセス制御回路 - Google Patents
メモリアクセス制御回路Info
- Publication number
- JPH02278446A JPH02278446A JP10132389A JP10132389A JPH02278446A JP H02278446 A JPH02278446 A JP H02278446A JP 10132389 A JP10132389 A JP 10132389A JP 10132389 A JP10132389 A JP 10132389A JP H02278446 A JPH02278446 A JP H02278446A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- memory access
- data area
- correct
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 5
- 230000006378 damage Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリアクセス制御回路に関し、特にメモリの
不正アクセスに対する保護回路に関する。
不正アクセスに対する保護回路に関する。
従来、この種のメモリアクセス制御回路は中央処理装置
からのアドレス信号とバスステータスの指示により、メ
モリ上のどこのアドレスでも自由にデータの読み出し、
書き込み、プログラムフェッチができるようになってい
た。
からのアドレス信号とバスステータスの指示により、メ
モリ上のどこのアドレスでも自由にデータの読み出し、
書き込み、プログラムフェッチができるようになってい
た。
上述した従来のメモリアクセス制御回路はメモリ上のど
このアドレスでも自由にデータの読み出し、データの書
き込み、プログラムフェッチができるため、障害等によ
りプログラムが誤動作したときに、プログラムやコンス
タントデータ等を破壊してしまうという欠点かある。
このアドレスでも自由にデータの読み出し、データの書
き込み、プログラムフェッチができるため、障害等によ
りプログラムが誤動作したときに、プログラムやコンス
タントデータ等を破壊してしまうという欠点かある。
本発明の目的は前記課題を解決したメモリアクセス制御
回路を提供することにある。
回路を提供することにある。
前記目的を達成するため、本発明のメモリアクセス制御
回路は、１つのメモリ中に１０グラム頭域、コンスタン
トデータ領域、データ領域が共存する情報処理装置にお
いて、前記メモリ中のプログラム領域、コンスタントデ
ータ領域、データ領域のアドレス範囲の情報を有するメ
モリ制御テーブルと、メモリアドレス信号とバスステー
タスで指示されたメモリ空間に対するメモリアクセスの
形が正しいかどうかを前記メモリ制御テーブルの内容と
比較することによって判断し、正しい場合はアドレス信
号とバスステータスによって指示されたとおりにメモリ
アクセスを行い、不正な場合にはメモリアクセスを行わ
ず、割り込みを発生する制御回路とを含むものである。
回路は、１つのメモリ中に１０グラム頭域、コンスタン
トデータ領域、データ領域が共存する情報処理装置にお
いて、前記メモリ中のプログラム領域、コンスタントデ
ータ領域、データ領域のアドレス範囲の情報を有するメ
モリ制御テーブルと、メモリアドレス信号とバスステー
タスで指示されたメモリ空間に対するメモリアクセスの
形が正しいかどうかを前記メモリ制御テーブルの内容と
比較することによって判断し、正しい場合はアドレス信
号とバスステータスによって指示されたとおりにメモリ
アクセスを行い、不正な場合にはメモリアクセスを行わ
ず、割り込みを発生する制御回路とを含むものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、本発明はプログラム領域８とコンスタント
データ領域９とデータ領域１０が共存しているメモリ３
と、中央処理装置１と、メモリ３巾のそれぞれのアドレ
ス範囲の情報を有するメモリ制御テーブル４と、メモリ
アドレス５とバスステータス６によるメモリアクセスの
指示か正しいかどうかをメモリ制御テーブル４の内容と
比較して判断し、メモリアクセスを行うメモリアクセス
制御回路２とから構成されている。
データ領域９とデータ領域１０が共存しているメモリ３
と、中央処理装置１と、メモリ３巾のそれぞれのアドレ
ス範囲の情報を有するメモリ制御テーブル４と、メモリ
アドレス５とバスステータス６によるメモリアクセスの
指示か正しいかどうかをメモリ制御テーブル４の内容と
比較して判断し、メモリアクセスを行うメモリアクセス
制御回路２とから構成されている。
次に本実施例の動作について説明する。
中央処理装置がプログラムフェッチを行うときはアドレ
ス信号５にプログラム領域８のアドレスをセラｌ−Ｌ、
バスステータス６にプログラムフェッチの指示を出す、
メモリアクセス制御回路２は、中央処理装置１から指示
されたアドレスをプログラムフェッチして良いかどうか
をメモリ制御テーブル４により調べる。メモリ制御テー
ブル４ではプログラム領域８はプログラムフェッチのみ
可となっているので、中央処理装置１がらの指示と一致
する。よって、メモリアクセス制御回路２は指示通りに
プログラムフェッチを行う。
ス信号５にプログラム領域８のアドレスをセラｌ−Ｌ、
バスステータス６にプログラムフェッチの指示を出す、
メモリアクセス制御回路２は、中央処理装置１から指示
されたアドレスをプログラムフェッチして良いかどうか
をメモリ制御テーブル４により調べる。メモリ制御テー
ブル４ではプログラム領域８はプログラムフェッチのみ
可となっているので、中央処理装置１がらの指示と一致
する。よって、メモリアクセス制御回路２は指示通りに
プログラムフェッチを行う。
これと同様にコンスタントデータの読み出しを行うとき
はアドレス信号にコンスタントデータ領域９のアドレス
をセットし、バスステータス６にデータ読み出し指示の
信号を出力する０通常のデータの読み出し及び書き込み
を行うときはアドレス信号にデータ領域１０のアドレス
をセットし、バスステータス６にデータ読み出し又は書
き込み指示の信号を出力する。メモリアクセス制御回路
２は中央処理装置１からのアドレス信号とバスステータ
ス６による指示の内容をメモリ制御テーブル４の内容と
比較する。メモリ制御テーブル４ではコンスタントデー
タ領域９はデータ読み出しのみ可、データ領域１０はデ
ータ読み出しと書き込みが可となっているので、中央処
理装置１からの指示と一致する。よって、メモリアクセ
ス制御回路２は中央処理装置１からの指示通りにメモリ
アクセスを実行する。
はアドレス信号にコンスタントデータ領域９のアドレス
をセットし、バスステータス６にデータ読み出し指示の
信号を出力する０通常のデータの読み出し及び書き込み
を行うときはアドレス信号にデータ領域１０のアドレス
をセットし、バスステータス６にデータ読み出し又は書
き込み指示の信号を出力する。メモリアクセス制御回路
２は中央処理装置１からのアドレス信号とバスステータ
ス６による指示の内容をメモリ制御テーブル４の内容と
比較する。メモリ制御テーブル４ではコンスタントデー
タ領域９はデータ読み出しのみ可、データ領域１０はデ
ータ読み出しと書き込みが可となっているので、中央処
理装置１からの指示と一致する。よって、メモリアクセ
ス制御回路２は中央処理装置１からの指示通りにメモリ
アクセスを実行する。
次に障害等が発生し、プログラムが誤動作して上記以外
のメモリアクセスをしようとした場合について説明する
。ここでは、仮にプログラム領域８にデータを書き込も
うとした場合について説明する。
のメモリアクセスをしようとした場合について説明する
。ここでは、仮にプログラム領域８にデータを書き込も
うとした場合について説明する。
プログラム領域８にデータを書き込もうとした場合、ア
ドレス信号はプログラム領域８中のアドレス、バスステ
ータス６はデータ書き込み指示となる。メモリ制御テー
ブル４ではプログラム領域８はプログラムフェッチのみ
となっているため、メモリアクセス制御回路２は中央処
理装置１からの指示とメモリ情報テーブル４の内容が不
一致となることを検出し、割込み信号７により、不正な
メモリアクセスをしようとしたことを中央処理装置Ｉに
伝え、それと同時にこのときのメモリアクセスは抑止す
る。
ドレス信号はプログラム領域８中のアドレス、バスステ
ータス６はデータ書き込み指示となる。メモリ制御テー
ブル４ではプログラム領域８はプログラムフェッチのみ
となっているため、メモリアクセス制御回路２は中央処
理装置１からの指示とメモリ情報テーブル４の内容が不
一致となることを検出し、割込み信号７により、不正な
メモリアクセスをしようとしたことを中央処理装置Ｉに
伝え、それと同時にこのときのメモリアクセスは抑止す
る。
このように、プログラムの誤動作をより早く検出するこ
とができ、また、これによるメモリ破壊を回避すること
ができる。
とができ、また、これによるメモリ破壊を回避すること
ができる。
以上説明したように本発明は、メモリ中のプログラム領
域、コンスタントデータ領域、データ領域のアドレス範
囲の情報を持つメモリ制御テーブルを有し、メモリアク
セスを行う際に、メモリアドレス信号とバスステータス
で指示されたメモリ空間に対するアクセスの形が正しい
かどうかを、メモリ制御テーブルの内容と比較すること
によって判断し、不正な場合、メモリアクセスを行わず
、中央処理装置に対して割り込みを発生し、メモリの不
正アクセスの通知を行うことにより、プログラムの誤動
作をより早い段階で検出することができ、また、これに
よるメモリ破壊を回避することができる効果がある。
域、コンスタントデータ領域、データ領域のアドレス範
囲の情報を持つメモリ制御テーブルを有し、メモリアク
セスを行う際に、メモリアドレス信号とバスステータス
で指示されたメモリ空間に対するアクセスの形が正しい
かどうかを、メモリ制御テーブルの内容と比較すること
によって判断し、不正な場合、メモリアクセスを行わず
、中央処理装置に対して割り込みを発生し、メモリの不
正アクセスの通知を行うことにより、プログラムの誤動
作をより早い段階で検出することができ、また、これに
よるメモリ破壊を回避することができる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・中央処理装置
２・・・メモリ′アクセス制御回路
３・・・メモリ
４・・・メモリ制御テーブル
５・・・アドレス信号 ６・・・バスステータス７
・・・割込み信号 ８・・・メモリ中のプログラム領域 ９・・・メモリ中のコンスタントデータ領域１０・・・
メモリ中のデータ領域 特許出願人 茨城日本電気株式会社代 理 人
弁理士 菅 野 中 −μ
・・・割込み信号 ８・・・メモリ中のプログラム領域 ９・・・メモリ中のコンスタントデータ領域１０・・・
メモリ中のデータ領域 特許出願人 茨城日本電気株式会社代 理 人
弁理士 菅 野 中 −μ
Claims (1)
- （１）１つのメモリ中にプログラム領域、コンスタント
データ領域、データ領域が共存する情報処理装置におい
て、前記メモリ中のプログラム領域、コンスタントデー
タ領域、データ領域のアドレス範囲の情報を有するメモ
リ制御テーブルと、メモリアドレス信号とバスステータ
スで指示されたメモリ空間に対するメモリアクセスの形
が正しいかどうかを前記メモリ制御テーブルの内容と比
較することによつて判断し、正しい場合はアドレス信号
とバスステータスによって指示されたとおりにメモリア
クセスを行い、不正な場合にはメモリアクセスを行わず
、割り込みを発生する制御回路とを含むことを特徴とす
るメモリアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132389A JPH02278446A (ja) | 1989-04-20 | 1989-04-20 | メモリアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10132389A JPH02278446A (ja) | 1989-04-20 | 1989-04-20 | メモリアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278446A true JPH02278446A (ja) | 1990-11-14 |
Family
ID=14297609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10132389A Pending JPH02278446A (ja) | 1989-04-20 | 1989-04-20 | メモリアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278446A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0760975A1 (en) * | 1994-05-25 | 1997-03-12 | Intel Corporation | Guarded memory system and method |
| JP2755828B2 (ja) * | 1994-01-14 | 1998-05-25 | セー・ペー・８・トランザツク | 複数のマイクロプロセッサ間でアプリケーション・データおよび手続きを共用するための安全なアプリケーション・カード |
-
1989
- 1989-04-20 JP JP10132389A patent/JPH02278446A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2755828B2 (ja) * | 1994-01-14 | 1998-05-25 | セー・ペー・８・トランザツク | 複数のマイクロプロセッサ間でアプリケーション・データおよび手続きを共用するための安全なアプリケーション・カード |
| EP0760975A1 (en) * | 1994-05-25 | 1997-03-12 | Intel Corporation | Guarded memory system and method |
| EP0760975A4 (en) * | 1994-05-25 | 1997-09-03 | Intel Corp | PROTECTED STORAGE SYSTEM AND METHOD FOR IT |
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