JPH0553919A - メモリ異常アクセス防止方法 - Google Patents
メモリ異常アクセス防止方法Info
- Publication number
- JPH0553919A JPH0553919A JP3213283A JP21328391A JPH0553919A JP H0553919 A JPH0553919 A JP H0553919A JP 3213283 A JP3213283 A JP 3213283A JP 21328391 A JP21328391 A JP 21328391A JP H0553919 A JPH0553919 A JP H0553919A
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- JP
- Japan
- Prior art keywords
- write
- signal
- processor
- memory
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Storage Device Security (AREA)
Abstract
(57)【要約】
【目的】 一定のタイミングのみ書込みを行い他のタイ
ミングでは読出しを行うＲＡＭを有する処理装置に関
し、読出しを行うタイミングで該ＲＡＭへの書込みを防
止するメモリ異常アクセス防止方法の提供を目的とす
る。 【構成】 書込防止回路３と、プロセッサ１がメモリ２
に書込みを開始する時は書込防止回路３を不動作状態と
し、書込みが完了すると書込防止回路３を動作状態とす
る制御手段４を設け、書込防止回路３が制御手段４の制
御にて動作状態になると、書込防止回路３はデータバス
６上の書込み信号とアドレスバス５上のアドレス信号を
監視し、アドレス信号がメモリ２のアドレスの時に、書
込み信号を検出するとプロセッサ１に停止信号を出力す
る構成とする。
ミングでは読出しを行うＲＡＭを有する処理装置に関
し、読出しを行うタイミングで該ＲＡＭへの書込みを防
止するメモリ異常アクセス防止方法の提供を目的とす
る。 【構成】 書込防止回路３と、プロセッサ１がメモリ２
に書込みを開始する時は書込防止回路３を不動作状態と
し、書込みが完了すると書込防止回路３を動作状態とす
る制御手段４を設け、書込防止回路３が制御手段４の制
御にて動作状態になると、書込防止回路３はデータバス
６上の書込み信号とアドレスバス５上のアドレス信号を
監視し、アドレス信号がメモリ２のアドレスの時に、書
込み信号を検出するとプロセッサ１に停止信号を出力す
る構成とする。
Description
【０００１】
【産業上の利用分野】本発明は一定のタイミングのみ書
込みを行い他のタイミングでは読出しを行うＲＡＭを有
する処理装置にて、読出しを行うタイミングで該ＲＡＭ
への書込みを防止するメモリ異常アクセス防止方法に関
する。
込みを行い他のタイミングでは読出しを行うＲＡＭを有
する処理装置にて、読出しを行うタイミングで該ＲＡＭ
への書込みを防止するメモリ異常アクセス防止方法に関
する。
【０００２】
【従来の技術】従来のＲＡＭ，ＲＯＭを有する処理装置
では、ＲＯＭは一旦書き込んでおくと後は読出専用の為
に、ＲＯＭに対しては書込みを防止する書込防止回路を
設けていた。
では、ＲＯＭは一旦書き込んでおくと後は読出専用の為
に、ＲＯＭに対しては書込みを防止する書込防止回路を
設けていた。
【０００３】
【発明が解決しようとする課題】しかしながら、一定の
タイミングのみ書込みを行い他のタイミングでは読出し
を行うＲＡＭに対しては書込防止回路は設けられておら
ず、読出しのタイミングにプロセッサが暴走し書込みを
行いデータを破壊しても、これを防止することが出来な
い問題点がある。
タイミングのみ書込みを行い他のタイミングでは読出し
を行うＲＡＭに対しては書込防止回路は設けられておら
ず、読出しのタイミングにプロセッサが暴走し書込みを
行いデータを破壊しても、これを防止することが出来な
い問題点がある。
【０００４】本発明は、一定のタイミングのみ書込みを
行い他のタイミングでは読出しを行うメモリに対し、読
出しのタイミングでの書込みを防止するメモリ異常アク
セス防止方法の提供を目的としている。
行い他のタイミングでは読出しを行うメモリに対し、読
出しのタイミングでの書込みを防止するメモリ異常アク
セス防止方法の提供を目的としている。
【０００５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、一定のタイミングのみ
プロセッサ１からの書込み信号により書込みを行い他の
タイミングでは該プロセッサ１からの読出し信号により
読出しを行うメモリ２を有する処理装置において、書込
防止回路３と、該プロセッサ１が該メモリ２に書込みを
開始する時は該書込防止回路３を不動作状態とし、書込
みが完了すると該書込防止回路３を動作状態とする制御
手段４を設け、該書込防止回路３が該制御手段４の制御
にて動作状態になると、該書込防止回路３はデータバス
６上の書込み信号とアドレスバス５上のアドレス信号を
監視し、アドレス信号が該メモリ２のアドレスの時に、
書込み信号を検出すると該プロセッサ１に停止信号を出
力するようにする。
ック図である。図１に示す如く、一定のタイミングのみ
プロセッサ１からの書込み信号により書込みを行い他の
タイミングでは該プロセッサ１からの読出し信号により
読出しを行うメモリ２を有する処理装置において、書込
防止回路３と、該プロセッサ１が該メモリ２に書込みを
開始する時は該書込防止回路３を不動作状態とし、書込
みが完了すると該書込防止回路３を動作状態とする制御
手段４を設け、該書込防止回路３が該制御手段４の制御
にて動作状態になると、該書込防止回路３はデータバス
６上の書込み信号とアドレスバス５上のアドレス信号を
監視し、アドレス信号が該メモリ２のアドレスの時に、
書込み信号を検出すると該プロセッサ１に停止信号を出
力するようにする。
【０００６】
【作用】本発明によれば、プロセッサ１がメモリ２より
読出しを行うタイミングになると制御手段４は書込防止
回路３を動作状態にする。
読出しを行うタイミングになると制御手段４は書込防止
回路３を動作状態にする。
【０００７】すると書込防止回路３はデータバス６上の
書込み信号とアドレスバス５上のアドレス信号を監視
し、アドレス信号が該メモリ２のアドレスの時に、書込
み信号を検出すると該プロセッサ１に停止信号を出力し
書込み動作を停止させる。
書込み信号とアドレスバス５上のアドレス信号を監視
し、アドレス信号が該メモリ２のアドレスの時に、書込
み信号を検出すると該プロセッサ１に停止信号を出力し
書込み動作を停止させる。
【０００８】従って、プロセッサ１が暴走し、読出しを
行うタイミングにメモリ２に書込みを行おうとしても書
込みが出来なくデータの破壊を防止することが出来る。
行うタイミングにメモリ２に書込みを行おうとしても書
込みが出来なくデータの破壊を防止することが出来る。
【０００９】
【実施例】図２は本発明の実施例の処理装置のブロック
図、図３は本発明の実施例の制御フローを示す図であ
る。
図、図３は本発明の実施例の制御フローを示す図であ
る。
【００１０】図２のＲＡＭ２は、一定のタイミングのみ
ＭＰＵ（マイクロプロセッサユニット）１より書込みを
行い他のタイミングでは読出しを行うもので、読出しを
行うタイミングでのＲＡＭ２に対し書込みを防止する場
合につき以下説明する。
ＭＰＵ（マイクロプロセッサユニット）１より書込みを
行い他のタイミングでは読出しを行うもので、読出しを
行うタイミングでのＲＡＭ２に対し書込みを防止する場
合につき以下説明する。
【００１１】図２のＲＡＭ２が例えば図３（Ａ）のメモ
リマップに示す如くアプリケーションプログラムオーバ
レイエリア１２を有しているものとすると、図２のＲＯ
Ｍ７上の制御プログラム４は図３（Ｂ）に示す如く書込
防止回路３の動作をオンオフする。
リマップに示す如くアプリケーションプログラムオーバ
レイエリア１２を有しているものとすると、図２のＲＯ
Ｍ７上の制御プログラム４は図３（Ｂ）に示す如く書込
防止回路３の動作をオンオフする。
【００１２】即ち、オーバレイ要求があると、ＭＰＵ１
は、一定のタイミングでオーバレイエリア１２にアプリ
ケーションプログラムをロードするが、この場合図３
（Ｂ）のステップ１では制御プログラム４は書込防止回
路３にオフ信号を送り不動作状態とすると共にオンオフ
レジスタ９に例えば０のオフ信号を記憶させ、０の信号
をアンド回路１０に送り、ＭＰＵ１への停止信号の送出
が出来なくし、ステップ２にてアプリケーションプログ
ラムのロードが完了すると、ステップ３では制御プログ
ラム４は書込防止回路３にオン信号を送り動作状態とす
ると共にオンオフレジスタ９に例えば１のオン信号を記
憶させ、１の信号をアンド回路１０に送るようにする。
ステップ４ではＭＰＵ１はオーバレイされたプログラ
ムを読出し実行を行う。
は、一定のタイミングでオーバレイエリア１２にアプリ
ケーションプログラムをロードするが、この場合図３
（Ｂ）のステップ１では制御プログラム４は書込防止回
路３にオフ信号を送り不動作状態とすると共にオンオフ
レジスタ９に例えば０のオフ信号を記憶させ、０の信号
をアンド回路１０に送り、ＭＰＵ１への停止信号の送出
が出来なくし、ステップ２にてアプリケーションプログ
ラムのロードが完了すると、ステップ３では制御プログ
ラム４は書込防止回路３にオン信号を送り動作状態とす
ると共にオンオフレジスタ９に例えば１のオン信号を記
憶させ、１の信号をアンド回路１０に送るようにする。
ステップ４ではＭＰＵ１はオーバレイされたプログラ
ムを読出し実行を行う。
【００１３】このプログラムを読出し実行を行うタイミ
ングでは、書込防止回路３は動作状態であり、クロック
発生器１１のクロックに同期しアドレスバス５上のアド
レス信号をアドレス比較回路８にてオーバレイエリア１
２のアドレスと比較し一致すれば例えば１の信号をアン
ド回路１０に送る。
ングでは、書込防止回路３は動作状態であり、クロック
発生器１１のクロックに同期しアドレスバス５上のアド
レス信号をアドレス比較回路８にてオーバレイエリア１
２のアドレスと比較し一致すれば例えば１の信号をアン
ド回路１０に送る。
【００１４】又データバス６上の例えば１で示すライト
信号もクロック発生器１１のクロックに同期して監視し
ライト信号もアンド回路１０に入力するようにしてい
る。従って、オーバレイされたプログラムを読出し実行
中に、ＭＰＵ１が暴走し、アドレスバス５にはオーバレ
イエリア１２のアドレスを送りデータバス６上には１で
示すライト信号を送出すると、アドレス比較回路８の出
力は１となりアンド回路１０よりは１のホルト信号をＭ
ＰＵ１に送り動作を停止させる。
信号もクロック発生器１１のクロックに同期して監視し
ライト信号もアンド回路１０に入力するようにしてい
る。従って、オーバレイされたプログラムを読出し実行
中に、ＭＰＵ１が暴走し、アドレスバス５にはオーバレ
イエリア１２のアドレスを送りデータバス６上には１で
示すライト信号を送出すると、アドレス比較回路８の出
力は１となりアンド回路１０よりは１のホルト信号をＭ
ＰＵ１に送り動作を停止させる。
【００１５】よって、ＭＰＵ１はオーバレイエリア１２
に書込みは行わずデータを破壊することはなくなる。
に書込みは行わずデータを破壊することはなくなる。
【００１６】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、一定のタイミングのみ書込みを行い他のタイミング
では読出しを行うメモリに対し、読出しのタイミングで
の書込みを防止しデータを破壊することをなくすること
が出来る効果がある。
ば、一定のタイミングのみ書込みを行い他のタイミング
では読出しを行うメモリに対し、読出しのタイミングで
の書込みを防止しデータを破壊することをなくすること
が出来る効果がある。
【図面の簡単な説明】
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の処理装置のブロック図、
【図３】は本発明の実施例の制御フローを示す図であ
る。
る。
１はプロセッサ，ＭＰＵ、 ２はメモリ，ＲＡＭ、 ３は書込防止回路、 ４は制御手段，制御プログラム、 ５はアドレスバス、 ６はデータバス、 ７はＲＯＭ、 ８はアドレス比較器、 ９はオンオフレジスタ、 １０はアンド回路、 １１はクロック発生器、 １２はアプリケーションプログラムオーバレイエリアを
示す。
示す。
Claims (1)
- 【請求項１】 一定のタイミングのみプロセッサ（１）
からの書込み信号により書込みを行い他のタイミングで
は該プロセッサ（１）からの読出し信号により読出しを
行うメモリ（２）を有する処理装置において、書込防止
回路（３）と、該プロセッサ（１）が該メモリ（２）に
書込みを開始する時は該書込防止回路（３）を不動作状
態とし、書込みが完了すると該書込防止回路（３）を動
作状態とする制御手段（４）を設け、該書込防止回路
（３）が該制御手段（４）の制御にて動作状態になる
と、該書込防止回路（３）はデータバス（６）上の書込
み信号とアドレスバス（５）上のアドレス信号を監視
し、アドレス信号が該メモリ（２）のアドレスの時に、
書込み信号を検出すると該プロセッサ（１）に停止信号
を出力するようにしたことを特徴とするメモリ異常アク
セス防止方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213283A JPH0553919A (ja) | 1991-08-26 | 1991-08-26 | メモリ異常アクセス防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213283A JPH0553919A (ja) | 1991-08-26 | 1991-08-26 | メモリ異常アクセス防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553919A true JPH0553919A (ja) | 1993-03-05 |
Family
ID=16636548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3213283A Pending JPH0553919A (ja) | 1991-08-26 | 1991-08-26 | メモリ異常アクセス防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011170841A (ja) * | 1996-09-05 | 2011-09-01 | Ericsson Inc | 電子メモリ改竄防止システム |
-
1991
- 1991-08-26 JP JP3213283A patent/JPH0553919A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011170841A (ja) * | 1996-09-05 | 2011-09-01 | Ericsson Inc | 電子メモリ改竄防止システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011030 |