JPH10124347A - 電子計算機 - Google Patents

Abstract

(57)【要約】 【課題】 電子計算機の処理の時間配分を自律的に実施
することにより、処理時間オーバーによる電子計算機の
不具合を解消することを課題とする。 【解決手段】 一定の時間間隔でハードウェア割り込み
発生装置が発生する割り込み信号の次期割り込み信号発
生までの時間を検知する処理可能時間検知装置と、処理
可能時間を診断し搭載プログラムの処理継続の可否を判
断する処理可能時間診断プログラムを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、たとえば人工衛
星、宇宙船、宇宙基地等に搭載される電子計算機に関す
るものである。

【０００２】

【従来の技術】従来の電子計算機を図１０，１１を用い
て説明する。図１０は従来の電子計算機を示すもので、
図において、１は中央処理装置、２はデータ読み出し専
用メモリ（以降、ＲＯＭと略す。）、３はデータ書き込
み可能メモリ（以降、ＲＡＭと略す。）、４はハードウ
ェア割り込み発生装置、５はＲＯＭに格納された搭載プ
ログラムである。図１１は従来の電子計算機の処理を説
明するフローチャート図である。図において、６は搭載
プログラム５の処理である。

【０００３】ＲＯＭ１に収納された搭載プログラム５
は、一定のタイミングでハードウェア割り込み発生装置
４からの割り込み信号を受け（矢印７）、処理６ａ，６
ｂ，６ｃ，６ｄを順次実行する一連の処理を進行させな
がらＲＡＭ３のデータを書き換える。中央処理装置１は
搭載プログラム５の命令コードを順次読み込み処理を実
現する。再びハードウェア割り込み発生装置４が次の割
り込み信号を発生すると、搭載プログラム５は再び処理
６ａ，６ｂ，６ｃ，６ｄを順次実行する。

【０００４】

【発明が解決しようとする課題】上記した従来の電子計
算機では、搭載プログラム５の処理継続中にハードウェ
ア割り込み発生装置４が次のタイミングの割り込み信号
を発生すると、搭載プログラム５の処理は強制的に中断
され、再び搭載プログラム５の最初の処理から開始す
る。上記の状態では、搭載プログラム５の処理を中断さ
れる時にＲＡＭ３のメモリデータを破壊する可能性が高
く、以降の搭載プログラム５の処理において正常な出力
を得られない可能性も発生する。

【０００５】また、上記搭載プログラム５の開発設計時
には、前記した従来の電子計算機の特性を考慮しなけれ
ばならず、開発設計の大きなネックポイントとなってい
た。

【０００６】この発明は前記した従来の電子計算機の課
題を解決、軽減するためになされたもので、搭載プログ
ラム５の処理の継続中にハードウェア割り込み発生装置
４が次のタイミングの割り込み信号を発生し、搭載プロ
グラム５の処理が強制的に中断されることを事前に防
ぎ、ＲＡＭ３のメモリデータが破壊されることを防ぐこ
とを課題とする。

【０００７】

【課題を解決するための手段】第１の発明に係る電子計
算機は、一定の時間間隔でハードウェア割り込み発生装
置４が発生する割り込み信号の次期割り込み信号発生ま
での時間を検知する処理可能時間検知装置と、処理可能
時間を診断し搭載プログラム５の処理継続の可否を判断
する処理可能時間診断プログラムを備えたものである。

【０００８】第２の発明に係る電子計算機は、一定の時
間間隔でハードウェア割り込み発生装置４が発生する割
り込み信号の次期割り込み信号発生までの時間を検知す
る処理可能時間検知装置と、処理可能時間を診断し搭載
プログラム５の処理継続の可否を判断する処理可能時間
診断プログラムと、処理の中断点を検出し次期割り込み
信号発生後に処理を継続させる処理継続制御プログラム
を備えたものである。

【０００９】第３の発明に係る電子計算機は、一定の時
間間隔でハードウェア割り込み発生装置４が発生する割
り込み信号の次期割り込み信号発生までの時間を検知す
る処理可能時間検知装置と、処理可能時間を診断し搭載
プログラム５の処理継続の可否を判断して搭載プログラ
ム５の処理を中断の必要性が生じた時にハードウェア割
り込みを発生する処理中断ハードウェア割り込み発生装
置と、処理の中断点を検出し次期割り込み信号発生後に
処理を継続させる処理継続制御プログラムを備えたもの
である。

【００１０】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態１を図１、
図２、図３を用いて説明する。図１はこの発明の実施の
形態１を説明する図である。図中１〜５，７は図１０と
同じものを示す。８は処理可能時間検知装置、９はＲＯ
Ｍ２に格納された処理可能時間診断プログラムである。
図２はこの発明の実施の形態１の処理のタイムチャート
を説明する図である。図３はこの発明の実施の形態１の
処理を説明するフローチャート図である。図中６は図１
１と同じものを示す。図中１０はハードウェア割り込み
発生装置４が割り込み信号を発生する時間間隔、１１
ａ，１１ｂ，１１ｃは前記処理可能時間診断プログラム
９の処理である。

【００１１】搭載プログラム５はハードウェア割り込み
発生装置４が割り込み信号７を発生すると、搭載プログ
ラム５の処理６ａを実施する。前記の処理６ａの終了
後、処理６ｂを実行する前に、処理可能時間診断プログ
ラム８の処理１１ａを実施する。

【００１２】処理可能時間検知装置８はハードウェア割
り込み発生装置４がハードウェア割り込み信号１２を発
生してからの時間を処理可能時間検知装置８の有するカ
ウンタにより測定し時間間隔１０との差を計算した、次
のハードウェア割り込み信号１４が発生されるまでの時
間である処理可能時間１３ａを出力する。

【００１３】前記処理１１ａは、前記処理可能時間１３
ａを入力し処理可能時間１３ａが予め設定した任意の制
限値１５より長いと判断すると処理６ｂを実行する。

【００１４】前記の処理６ｂの終了後、処理６ｃを実行
する前に、処理可能時間診断プログラム８の処理１１ｂ
を実施する。処理１１ｂは、処理可能時間検知装置８が
出力する処理可能時間１３ｂを検査して、処理可能時間
１３ｂが、前記制限値１５より短いと判断すると処理６
ｃ，６ｄの処理を自律的に中止して、搭載プログラム５
は次にハードウェア割り込み発生装置４が割り込み信号
を発生するタイミングを待つ。

【００１５】再びハードウェア割り込み発生装置４が次
の割り込み信号７を発生すると、搭載プログラム５の処
理６ａを実施する。前記の処理６ａの終了後、処理６ｂ
を実行する前に、処理可能時間診断プログラム９の処理
１１ａを実施する。処理１１ａは、処理可能時間検知装
置８が出力する処理可能時間１３ａを検査して、処理可
能時間１３ａが、前記制限値１５より長いと判断すると
処理６ｂを実行する。

【００１６】前記の処理６ｂの終了後、処理６ｃを実行
する前に、処理可能時間診断プログラム９の処理１１ｂ
を実施する。処理１１ｂは、処理可能時間検知装置８が
出力する処理可能時間１３ｂを検査して、処理可能時間
１３ｂが、前記制限値１５より長いと判断すると処理６
ｃを実行する。

【００１７】前記の処理６ｃの終了後、処理６ｄを実行
する前に、処理可能時間診断プログラム９の処理１１ｃ
を実施する。処理１１ｃは、処理可能時間検知装置８が
出力する処理可能時間１３ｃを検査して、処理可能時間
１３ｃが、前記制限値１５より長いと判断すると処理６
ｄを実行する。

【００１８】前記の処理６ｄの終了後は、搭載プログラ
ム５は次にハードウェア割り込み発生装置４が割り込み
信号７を発生するタイミングを待つ。

【００１９】以上のような繰り返しにより搭載プログラ
ム５の処理の継続中のハードウェア割り込み発生装置４
が次のタイミングの割り込み信号を発生し、搭載プログ
ラム５の処理が強制的に中断されることを防止し、更に
搭載プログラム５の処理が強制的に中断されることによ
りＲＡＭ３のメモリデータが破壊される等の異常を防止
するという効果がある。

【００２０】実施の形態２．以下、この発明の実施の形
態２を図４、図５、図６を用いて説明する。図４はこの
発明の実施の形態２を説明する図である。図中１〜５，
７，８，９，１２，１４は図１と同じものを示す。１６
はＲＯＭ３に格納された第１の処理継続制御プログラ
ム、１７はＲＯＭ３に格納された第２の処理継続制御プ
ログラムである。図５はこの発明の実施の形態２の処理
のタイムチャートを説明する図である。図中９，１１，
１３，１５は図２と同じものを示す。図６はこの発明の
実施の形態２の処理を説明するフローチャート図であ
る。図中６は図３と同じものを示す。図中１８は第１の
処理継続制御プログラム１６の処理を示す。図中１９は
第２の処理継続制御プログラム１７の処理を示す。

【００２１】搭載プログラム５はハードウェア割り込み
発生装置４が割り込み信号７を発生すると、第１の処理
継続制御プログラム１６の処理１８ａを実施する。処理
１８ａはＲＡＭ３の規定のメモリアドレスのデータ２０
を読み込み、搭載プログラム５の処理の開始すべきアド
レスを決定する。上記データ２０が搭載プログラム５の
最後を示すアドレスを示している時、搭載プログラム５
の先頭の処理となる処理６ａを実施させる。

【００２２】前記の処理６ａの終了後、処理６ｂを実行
する前に、処理可能時間診断プログラム９の処理１１ａ
を実施する。処理１１ａは、前記処理可能時間１３ａを
入力し（矢印１４）処理可能時間１３ａが予め設定した
任意の制限値１５より長いと判断すると処理６ｂを実行
する。

【００２３】前記の処理６ｂの終了後、処理６ｃを実行
する前に、処理可能時間診断プログラム９の処理１１ｂ
を実施する。処理１１ｂは、処理可能時間１３ｂが、前
記制御値１５より短いと判断すると処理６ｃ，６ｄの処
理を自律的に中止して一回の搭載プログラム５の処理を
終了し、第２の処理継続制御プログラム１７の処理１９
ｂを実施する。

【００２４】上記第２の処理継続制御プログラム１７の
処理１９ｂは、処理６ｃの先頭を示すＲＯＭ３上のアド
レスをＲＡＭ３の規定のメモリアドレスのデータ２０と
して書き込む。上記第２の処理継続制御プログラム１７
の処理１９ｂの後、搭載プログラム５はハードウェア割
り込み発生装置４が割り込み信号７を発生する次のタイ
ミングを待つ。再びハードウェア割り込み発生装置４が
次の割り込み信号７を発生すると、第１の処理継続制御
プログラム１６の処理１８ｂを実施する。

【００２５】処理１８ｂはＲＡＭ３の規定のメモリアド
レスのデータ２０を読み込み、搭載プログラム５の処理
の開始すべきアドレスを決定する。上記データ２０が前
記第２の処理継続制御プログラム１７の処理１９ｂで書
き込んだデータが処理６ｃの先頭を示すＲＯＭ３上のア
ドレスを示しているため、搭載プログラム５の処理６ｃ
を実施させる。

【００２６】前記の処理６ｃの終了後、処理６ｄを実行
する前に、処理可能時間診断プログラム９の処理１１ｃ
を実施する。処理１１ｃは、処理可能時間１３ｃが、前
記制限値１５より長いと判断すると処理６を実行する。
前記の処理６ｄの終了後、第２の処理継続制御プログラ
ム１７の処理１９ｄを実施する。上記第２の処理継続制
御プログラム１７の処理１９ｄは、搭載プログラム５の
最後を示すＲＯＭ３上のアドレスをＲＡＭ３の規定のメ
モリアドレスのデータ２０として書き込む。上記第２の
処理継続制御プログラム１７の処理１９ｄの後、搭載プ
ログラム５はハードウェア割り込み発生装置４が割り込
み信号７を発生する次のタイミングを待つ。再びハード
ウェア割り込み発生装置４が割り込み信号７を発生する
と、第１の処理継続制御プログラム１６の処理１８ｃを
実施する。

【００２７】処理１８ｃはＲＡＭ３の規定のメモリアド
レスのデータ２０を読み込み、搭載プログラム５の処理
の開始すべきアドレスを決定する。上記データ２０が前
記第２の処理継続制御プログラム１７の処理１９ｄで書
き込んだデータが搭載プログラム５の最後を示すＲＯＭ
３上のアドレスを示しているため、搭載プログラム５の
処理の先頭の処理である６ａを実施させる。

【００２８】以上のような繰り返しにより搭載プログラ
ム５の処理の継続中にハードウェア割り込み発生装置４
が次のタイミングの割り込み信号を発生し、搭載プログ
ラム５の処理が強制的に中断されることを防止し、搭載
プログラム５の処理の連続性を確保することができると
いう効果がある。

【００２９】実施の形態３．以下、この発明の実施の形
態３を図７、図８、図９を用いて説明する。図７はこの
発明の実施の形態３を説明する図である。図中１〜５，
７，８，１２，１４，１６，１７は図４と同じものを示
す。２３は処理中断ハードウェア割り込み発生装置であ
る。図８はこの発明の実施の形態３の処理のタイムチャ
ートを説明する図である。図中１０，１３，１５，１
８，１９は図５と同じものを示す。図９はこの発明の実
施の形態３の処理を説明するフローチャート図である。
図中６，１８，１９は図６と同じものを示す。

【００３０】搭載プログラム５はハードウェア割り込み
発生装置４が割り込み信号７を発生すると、第１の処理
継続制御プログラム１６の処理１８ａを実施する。処理
１８ａはＲＡＭ３の規定のメモリアドレスのデータ２０
を読み込み、搭載プログラム５の処理の開始すべきアド
レスを決定する。上記データ２０が搭載プログラム５の
最後を示すアドレスを示している時、搭載プログラム５
の先頭の処理である処理６ａを実施させる。前記の処理
６ａの終了後、処理６ｂ，６ｃ，６ｄを順次実行する。
この間、処理中断ハードウェア割り込み発生装置２３は
処理可能時間検知装置８が出力する処理可能時間２４を
逐次検査する処理２５ａを実施している。

【００３１】前記処理２５ａは、逐次検査時点からハー
ドウェア割り込み発生装置４が次の割り込み信号を発生
するまでの時間である処理可能時間１３ａが、予め設定
した任意の制限値１５より短いと判断すると搭載プログ
ラム５に対して第２の処理継続制御プログラム１７の処
理１９ａを強制的に実施させるハードウェア強制信号２
５を発生する。

【００３２】前記ハードウェア強制信号２６が発生する
と搭載プログラム５は処理を自律的に中止して、第２の
処理継続制御プログラム１７の処理１９ａを実施する。
上記第２の処理継続制御プログラム１７の処理１９ａ
は、２６ａの前記ハードウェア強制信号が発生した時の
搭載プログラム５の処理の中断点を示すＲＯＭ３上のア
ドレスをＲＡＭ３の規定のメモリアドレスのデータ２０
として書き込む。上記第２の処理継続制御プログラム１
７の処理１９ａの後、搭載プログラム５はハードウェア
割り込み発生装置４が割り込み信号７を発生する次のタ
イミングを待つ。再びハードウェア割り込み発生装置４
が次の割り込み信号７を発生すると、第１の処理継続制
御プログラム１６の処理１８ｂを実施する。

【００３３】処理１８ｂはＲＡＭ３の規定のメモリアド
レスのデータ２０を読み込み、搭載プログラム５の処理
の開始すべきアドレスを決定する。前記第２の処理継続
制御プログラム１７の処理１９ａで書き込んだデータに
より、前回ハードウェア強制信号２６ａが発生したこと
による搭載プログラム５の中断点から処理を実施させ
る。この間、前記同様、処理中断ハードウェア割り込み
発生装置２３は処理可能時間検知装置８が出力する処理
可能時間１３ｂを逐次検査する処理２５ｂを実施してい
る。前記処理２５ｂは逐次検査時点からハードウェア割
り込み発生装置４が次の割り込み信号を発生するまでの
時間である処理可能時間１３ｂが、前記制限値１５より
短いと判断すると搭載プログラム５に対して第２の処理
継続制御プログラム１７の処理１９ｂを強制的に実施さ
せるハードウェア強制信号２６ｂを発生する。

【００３４】搭載プログラム５の処理６ｄの終了後場合
まで、前記ハードウェア強制信号が発生しなかった場合
は、処理６ｄの終了後、第２の処理継続制御プログラム
１７の処理１９ｂを実施する。上記第２の処理継続制御
プログラム１７の処理１９ｂは、搭載プログラム５の最
後を示すＲＯＭ３上のアドレスをＲＡＭ３の規定のメモ
リアドレスのデータ２０として書き込む。上記第２の処
理継続制御プログラム１７の処理１９ｂの後、搭載プロ
グラム５はハードウェア割り込み発生装置４が割り込み
信号７を発生する次のタイミングを待つ。再びハードウ
ェア割り込み発生装置４が割り込み信号７を発生する
と、第１の処理継続制御プログラム１６の処理１８ｃを
実施する。

【００３５】処理１８ｃはＲＡＭ３の規定のメモリアド
レスのデータ２０を読み込み、搭載プログラム５の処理
の開始すべきアドレスを決定する。上記データ２０が前
記第２の処理継続制御プログラム１７の処理１９ｂで書
き込んだデータが搭載プログラム５の最後を示すＲＯＭ
３上のアドレスを示しているため、搭載プログラム５の
先頭の処理である処理６ａから処理を実施させる。

【００３６】以上のような繰り返しにより、搭載プログ
ラム５の処理の継続中にハードウェア割り込み発生装置
４が次のタイミングの割り込み信号を発生し、搭載プロ
グラム５の処理が強制的に中断されることを防止し、搭
載プログラム５の処理の連続性を確保することができる
という効果がある。

【００３７】

【発明の効果】この発明によれば、処理可能時間検知装
置８が出力する処理可能時間を検査することにより、搭
載プログラム５の処理の継続中にハードウェア割り込み
発生装置４が次のタイミングの割り込み信号を発生し、
搭載プログラム５の処理が強制的に中断され、ＲＡＭ３
のメモリデータを破壊する等の異常を防止するという効
果がある。

【００３８】また、従来の電子計算機では、規定の搭載
プログラム５の処理が終了してから、次のタイミングの
割り込み信号を受けるまでの時間は実質処理は何もせず
に待っている、という状態となる。しかし、この発明に
よる電子計算機では、上記のような次のタイミングの割
り込み信号を待つ時間が最小限となるため、中央制御装
置１を効率よく稼働することができるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１による電子計算機を示
す構成図である。

【図２】 本発明の実施の形態１の処理タイムチャート
である。

【図３】 本発明の実施の形態１の処理フローである。

【図４】 本発明の実施の形態２による電子計算機を示
す構成図である。

【図５】 本発明の実施の形態２の処理タイムチャート
である。

【図６】 本発明の実施の形態２の処理フローである。

【図７】 本発明の実施の形態３による電子計算機を示
す構成図である。

【図８】 本発明の実施の形態３の処理タイムチャート
である。

【図９】 本発明の実施の形態３の処理フローである。

【図１０】 従来の電子計算機の構成図である。

【図１１】 従来の電子計算機の処理フローである。

【符号の説明】

１ 中央処理装置、２ データ読み出し専用メモリ、３
データ書き込み可能メモリ、４ ハードウェア割り込
み発生装置、５ 搭載プログラム、８ 処理可能時間検
知装置、９ 処理可能時間診断プログラム、１６ 第１
の処理継続制御プログラム、１７ 第２の処理継続制御
プログラム、２３ 処理中断ハードウェア割り込み発生
装置。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電子計算機の処理の制御をする中央処理
   装置と、前記中央処理装置がデータを読み出すデータ読
   み出し専用メモリと、前記中央処理装置がデータを読み
   書きするデータ書き込み可能メモリと、前記中央処理装
   置が処理中に任意の一定時間間隔で処理を中断させ前記
   中央処理装置の処理を最初から実施させる強制信号を送
   信するハードウェア割り込み発生装置と、前記読み出し
   専用メモリに格納された搭載ソフトウェアを備えた電子
   計算機において、前記ハードウェア割り込み発生装置が
   強制信号を送信するまでの時間を検知する処理可能時間
   検知装置と前記読み出し専用メモリに格納された処理可
   能時間診断プログラムを備えたことを特徴とする電子計
   算機。
2. 【請求項２】 上記電子計算機のデータ読み出し専用メ
   モリに、前記ハードウェア割り込み発生装置が強制信号
   を送信する前に前記中央処理装置の処理の継続性を確保
   するために、処理の継続アドレスを前記書き込み可能メ
   モリに格納し、次回に前記ハードウェア割り込み発生装
   置が強制信号を送信した時に前記継続アドレスを読み込
   み、前記継続アドレスより処理を開始させる機能を有す
   る処理継続制御プログラムを格納したことを特徴とする
   請求項１記載の電子計算機。
3. 【請求項３】 上記電子計算機の処理可能時間検知装置
   が中央処理装置に対して前記ハードウェア割り込み発生
   装置が強制信号を送信するまでの時間を検知し検知前し
   た値が任意の制限値より小さくなった時に上記処理継続
   制御プログラムの処理を強制的に実施させるハードウェ
   ア強制信号を発生することを特徴とする請求項２記載の
   電子計算機。