JPH0721076A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0721076A JPH0721076A JP16337593A JP16337593A JPH0721076A JP H0721076 A JPH0721076 A JP H0721076A JP 16337593 A JP16337593 A JP 16337593A JP 16337593 A JP16337593 A JP 16337593A JP H0721076 A JPH0721076 A JP H0721076A
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- signal
- write
- data
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Abstract
(57)【要約】
【目的】記憶部からの読出しデータとマイクロプロセッ
サからの記憶部への書込み用のデータとの衝突を避け、
動作速度の向上をはかる。 【構成】リードサイクル許可信号ＲＡをバスサイクルス
タート信号ＢＳＴによりラッチするラッチ回路ＬＣ１
と、このラッチ回路の出力信号ＲＡＬ，ライトサイクル
要求信号ＷＲＱ及びクロック信号ＣＫの論理積をとる論
理ゲートＧ１とを備えリードサイクルに続いてライトサ
イクルが実行されるのを検出してアイドルサイクル要求
信号ＩＤＲを出力するリード・ライトサイクル検出回路
１４を設ける。バス制御回路１３はアイドルサイクル要
求信号ＩＤＲを受けてクロック信号ＣＫの１周期分のア
イドルサイクルを挿入した後ライトサイクルを開始す
る。
サからの記憶部への書込み用のデータとの衝突を避け、
動作速度の向上をはかる。 【構成】リードサイクル許可信号ＲＡをバスサイクルス
タート信号ＢＳＴによりラッチするラッチ回路ＬＣ１
と、このラッチ回路の出力信号ＲＡＬ，ライトサイクル
要求信号ＷＲＱ及びクロック信号ＣＫの論理積をとる論
理ゲートＧ１とを備えリードサイクルに続いてライトサ
イクルが実行されるのを検出してアイドルサイクル要求
信号ＩＤＲを出力するリード・ライトサイクル検出回路
１４を設ける。バス制御回路１３はアイドルサイクル要
求信号ＩＤＲを受けてクロック信号ＣＫの１周期分のア
イドルサイクルを挿入した後ライトサイクルを開始す
る。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に記憶部に対するデータの書込み，読出しをマイクロコ
ンピュータにより制御する構成の情報処理装置に関す
る。
に記憶部に対するデータの書込み，読出しをマイクロコ
ンピュータにより制御する構成の情報処理装置に関す
る。
【０００２】
【従来の技術】近年、情報処理装置等のマイクロコンピ
ュータ応用システムは、ニーズの多様化，高機能化とと
もにシステムの小型化や信頼性の向上に対する要求が高
まっている。
ュータ応用システムは、ニーズの多様化，高機能化とと
もにシステムの小型化や信頼性の向上に対する要求が高
まっている。
【０００３】従来のこの種の情報処理装置の代表的な第
１の例を図５に示す。
１の例を図５に示す。
【０００４】この情報処理装置は、読出し制御信号ＯＥ
に応答してアドレス信号ＡＤ（ＡＤｒ）の指定アドレス
からデータＤＴ（ＤＴｒ）を読出し、書込み制御信号Ｗ
Ｅに応答して供給されたデータＤＴ（ＤＴｗ）をアドレ
ス信号ＡＤ（ＡＤｗ）の指定アドレスに書込み記憶する
記憶部２と、リードサイクルに入るとき所定のタイミン
グでリードサイクル要求信号ＲＲＱ及び読出し用のアド
レス信号ＡＤｉｒを出力し伝達された読出しデータＤＴ
ｉｒをリードサイクル内の所定のタイミングで取込み、
ライトサイクルに入るとき所定のタイミングでライトサ
イクル要求信号ＷＲＱ，書込み用のアドレス信号ＡＤｉ
ｗ及びデータＤＴｉｗを出力するＣＰＵ１１、リードサ
イクル要求信号ＲＲＱを受けてリードサイクル許可信号
ＲＡをＣＰＵ１１に出力すると共に記憶部２に対し所定
のタイミングで読出し用のアドレス信号ＡＤｒ及び読出
し制御信号ＯＥを送出して記憶部２からの読出しデータ
ＤＴｒをＣＰＵ１１に伝達し、ライトサイクル要求信号
ＷＲＱを受けてライトサイクル許可信号ＷＡをＣＰＵ１
１に出力すると共に記憶部２に対し所定のタイミングで
書込み用のアドレス信号ＡＤｗ，データＤＴｗ及び書込
み制御信号ＷＥを送出するバス制御回路１３ａ、並びに
ＣＰＵ１１及びバス制御回路１３ａの動作タイミングを
制御するクロック信号ＣＫを発生するクロック発生回路
１２を備えたマイクロプロセッサ１ｂとを有する構成と
なっている。
に応答してアドレス信号ＡＤ（ＡＤｒ）の指定アドレス
からデータＤＴ（ＤＴｒ）を読出し、書込み制御信号Ｗ
Ｅに応答して供給されたデータＤＴ（ＤＴｗ）をアドレ
ス信号ＡＤ（ＡＤｗ）の指定アドレスに書込み記憶する
記憶部２と、リードサイクルに入るとき所定のタイミン
グでリードサイクル要求信号ＲＲＱ及び読出し用のアド
レス信号ＡＤｉｒを出力し伝達された読出しデータＤＴ
ｉｒをリードサイクル内の所定のタイミングで取込み、
ライトサイクルに入るとき所定のタイミングでライトサ
イクル要求信号ＷＲＱ，書込み用のアドレス信号ＡＤｉ
ｗ及びデータＤＴｉｗを出力するＣＰＵ１１、リードサ
イクル要求信号ＲＲＱを受けてリードサイクル許可信号
ＲＡをＣＰＵ１１に出力すると共に記憶部２に対し所定
のタイミングで読出し用のアドレス信号ＡＤｒ及び読出
し制御信号ＯＥを送出して記憶部２からの読出しデータ
ＤＴｒをＣＰＵ１１に伝達し、ライトサイクル要求信号
ＷＲＱを受けてライトサイクル許可信号ＷＡをＣＰＵ１
１に出力すると共に記憶部２に対し所定のタイミングで
書込み用のアドレス信号ＡＤｗ，データＤＴｗ及び書込
み制御信号ＷＥを送出するバス制御回路１３ａ、並びに
ＣＰＵ１１及びバス制御回路１３ａの動作タイミングを
制御するクロック信号ＣＫを発生するクロック発生回路
１２を備えたマイクロプロセッサ１ｂとを有する構成と
なっている。
【０００５】図６はこの情報処理装置の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【０００６】リードサイクルに先立ち、ＣＰＵ１１から
のリードサイクル要求信号ＲＲＱがアクティブとなり、
これを受けてバス制御回路１３ａからリードサイクル許
可信号ＲＡが出力されてリードサイクルが開始される。
一方、ＣＰＵ１１はリードサイクル許可信号ＲＡを受け
てリードサイクル要求信号ＲＲＱをインアクティブとす
る。また、バス制御回路１３ａは記憶部２に対し、ＣＰ
Ｕ１１からのアドレス信号ＡＤｉｒを読出し用のアドレ
ス信号ＡＤｒとして出力し、続いて読出し制御信号ＯＥ
をアクティブ（低レベル）にすると記憶部２からデータ
ＤＴｒが読出される。これをＣＰＵ１１に読出しデータ
ＤＴｉｒとして伝達し、ＣＰＵ１１は読出し制御信号Ｏ
Ｅの立上りエッジに同期してこれを取り込みリードサイ
クルが終了する。
のリードサイクル要求信号ＲＲＱがアクティブとなり、
これを受けてバス制御回路１３ａからリードサイクル許
可信号ＲＡが出力されてリードサイクルが開始される。
一方、ＣＰＵ１１はリードサイクル許可信号ＲＡを受け
てリードサイクル要求信号ＲＲＱをインアクティブとす
る。また、バス制御回路１３ａは記憶部２に対し、ＣＰ
Ｕ１１からのアドレス信号ＡＤｉｒを読出し用のアドレ
ス信号ＡＤｒとして出力し、続いて読出し制御信号ＯＥ
をアクティブ（低レベル）にすると記憶部２からデータ
ＤＴｒが読出される。これをＣＰＵ１１に読出しデータ
ＤＴｉｒとして伝達し、ＣＰＵ１１は読出し制御信号Ｏ
Ｅの立上りエッジに同期してこれを取り込みリードサイ
クルが終了する。
【０００７】同様に、ライトサイクルに先立ち、リード
サイクル終了前にＣＰＵ１１からのライトサイクル要求
信号ＷＲＱがアクティブとなり、バス制御回路１３ａは
リードサイクルの最終クロック周期の後半でこれを確認
してライトサイクル許可信号ＷＡを出力し、ライトサイ
クルが開始される。一方、ＣＰＵ１１はライトサイクル
許可信号ＷＡを受けてライトサイクル要求信号ＷＲＱを
インアクティブとする。また、バス制御回路１３ａは記
憶部２に対し、ＣＰＵ１１からのアドレス信号ＡＤｉｗ
及びデータＤＴｉｗを書込み用のアドレス信号ＡＤｗ及
びデータＤＴｗとして出力し続いて書込み制御信号ＷＥ
をアクティブ（低レベル）にすると、記憶部２の所定の
アドレスにデータが書込まれ記憶される。
サイクル終了前にＣＰＵ１１からのライトサイクル要求
信号ＷＲＱがアクティブとなり、バス制御回路１３ａは
リードサイクルの最終クロック周期の後半でこれを確認
してライトサイクル許可信号ＷＡを出力し、ライトサイ
クルが開始される。一方、ＣＰＵ１１はライトサイクル
許可信号ＷＡを受けてライトサイクル要求信号ＷＲＱを
インアクティブとする。また、バス制御回路１３ａは記
憶部２に対し、ＣＰＵ１１からのアドレス信号ＡＤｉｗ
及びデータＤＴｉｗを書込み用のアドレス信号ＡＤｗ及
びデータＤＴｗとして出力し続いて書込み制御信号ＷＥ
をアクティブ（低レベル）にすると、記憶部２の所定の
アドレスにデータが書込まれ記憶される。
【０００８】上述のリードサイクル及びライトサイクル
は、クロック信号ＣＫの２サイクルで行なわれる。ま
た、記憶部２は、リードサイクルの終了を示す読出し制
御信号ＯＥがインアクティブ（高レベル）になったこと
検出して読出しデータＤＴｒの出力を停止するので、リ
ードサイクルに続いて直ちにライトサイクルが実行され
る場合、クロック信号ＣＫの周波数が高いと、読出しデ
ータＤＴｒが出力されている間にマイクロプロセッサ１
ｂから書込み用のデータＤＴｗが出力される危険性があ
る。
は、クロック信号ＣＫの２サイクルで行なわれる。ま
た、記憶部２は、リードサイクルの終了を示す読出し制
御信号ＯＥがインアクティブ（高レベル）になったこと
検出して読出しデータＤＴｒの出力を停止するので、リ
ードサイクルに続いて直ちにライトサイクルが実行され
る場合、クロック信号ＣＫの周波数が高いと、読出しデ
ータＤＴｒが出力されている間にマイクロプロセッサ１
ｂから書込み用のデータＤＴｗが出力される危険性があ
る。
【０００９】図７は従来の情報処理装置の第２の例を示
すブロック図、図８はその動作を説明するための各部信
号のタイミング図である。
すブロック図、図８はその動作を説明するための各部信
号のタイミング図である。
【００１０】この情報処理装置は、記憶部２が複数個設
けられ（ただし図７には１つのみ表示）、これら記憶部
２のそれぞれには識別用のメモリアドレスが付与されて
いる。そして、マイクロプロセッサ１ｂからのアドレス
信号ＡＤをデコーダ３によりデコードしてこれら複数の
記憶部２を識別してそのうちの１つを選択し、メモリ選
択制御回路４により選択された記憶部２をマイクロプロ
セッサ１ｂに接続する構成となっている。
けられ（ただし図７には１つのみ表示）、これら記憶部
２のそれぞれには識別用のメモリアドレスが付与されて
いる。そして、マイクロプロセッサ１ｂからのアドレス
信号ＡＤをデコーダ３によりデコードしてこれら複数の
記憶部２を識別してそのうちの１つを選択し、メモリ選
択制御回路４により選択された記憶部２をマイクロプロ
セッサ１ｂに接続する構成となっている。
【００１１】選択された記憶部２がマイクロプロセッサ
１ｂに接続された後の動作は基本的には第１の例と同じ
であるのでこれ以上の説明は省略する。
１ｂに接続された後の動作は基本的には第１の例と同じ
であるのでこれ以上の説明は省略する。
【００１２】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、第１及び第２の例とも、記憶部２が、リード
サイクルの終了を示す読出し制御信号ＯＥのインアクテ
ィブレベルへの変化を検出して読出しデータＤＴｒの出
力を停止する構成となっているので、リードサイクル直
後にライトサイクルを実行する場合、クロック信号の周
波数が高いと、読出しデータＤＴｒが出力されている間
にマイクロプロセッサ１ｂから書込み用のデータＤＴｗ
が出力されてこれらデータが衝突する危険性があるとい
う問題点があった。
理装置は、第１及び第２の例とも、記憶部２が、リード
サイクルの終了を示す読出し制御信号ＯＥのインアクテ
ィブレベルへの変化を検出して読出しデータＤＴｒの出
力を停止する構成となっているので、リードサイクル直
後にライトサイクルを実行する場合、クロック信号の周
波数が高いと、読出しデータＤＴｒが出力されている間
にマイクロプロセッサ１ｂから書込み用のデータＤＴｗ
が出力されてこれらデータが衝突する危険性があるとい
う問題点があった。
【００１３】本発明の目的は、リードサイクルの直後に
ライトサイクルが実行されかつクロック信号の周波数が
高い場合でも読出しデータと書込み用のデータとが衝突
することのない情報処理装置を提供することにある。
ライトサイクルが実行されかつクロック信号の周波数が
高い場合でも読出しデータと書込み用のデータとが衝突
することのない情報処理装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の情報処理装置
は、読出し制御信号に応答してアドレス信号の指定アド
レスからデータを読出し、書込み制御信号に応答して供
給された書込み用のデータを前記アドレス信号の指定ア
ドレスに書込み記憶する記憶部と、リードサイクル実行
時前記記憶部に前記読出し制御信号及びアドレス信号を
送出した後この記憶部から読出されたデータを取込みラ
イトサイクル実行時前記記憶部に前記書込み制御信号，
アドレス信号及び書込み用のデータを送出し、前記リー
ドサイクルに続いて前記ライトサイクルを実行するとき
には、前記リードサイクル実行終了時点から所定期間経
過後に前記ライトサイクルの実行を開始するマイクロプ
ロセッサとを有している。また、マイクロプロセッサ
が、リードサイクルに入るとき所定のタイミングでリー
ドサイクル要求信号及び読出し用のアドレス信号を出力
して伝達された読出しデータを前記リードサイクル内の
所定のタイミングで取込み、ライトサイクルに入るとき
所定のタイミングでライトサイクル要求信号，書込み用
のアドレス信号及びデータを出力するＣＰＵと、前記リ
ードサイクル要求信号を受けてリードサイクル許可信号
を出力すると共に記憶部に対し所定のタイミングで前記
読出し用のアドレス及び読出し制御信号を送出して前記
記憶部からの読出しデータを前記ＣＰＵに伝達し、前記
ライトサイクル要求信号入力時にアイドルサイクル要求
信号の入力があれば所定期間経過後、なければこの所定
期間経過なしにライトサイクル許可信号を出力すると共
に前記記憶部に対し所定のタイミングで前記書込み用の
アドレス信号及びデータ並びに書込み制御信号を送出す
るバス制御回路と、前記ライトサイクル要求信号出力時
の直前のサイクルが前記リードサイクルのときは前記ア
イドルサイクル要求信号を出力するリード・ライトサイ
クル検出回路とを備えて構成される。
は、読出し制御信号に応答してアドレス信号の指定アド
レスからデータを読出し、書込み制御信号に応答して供
給された書込み用のデータを前記アドレス信号の指定ア
ドレスに書込み記憶する記憶部と、リードサイクル実行
時前記記憶部に前記読出し制御信号及びアドレス信号を
送出した後この記憶部から読出されたデータを取込みラ
イトサイクル実行時前記記憶部に前記書込み制御信号，
アドレス信号及び書込み用のデータを送出し、前記リー
ドサイクルに続いて前記ライトサイクルを実行するとき
には、前記リードサイクル実行終了時点から所定期間経
過後に前記ライトサイクルの実行を開始するマイクロプ
ロセッサとを有している。また、マイクロプロセッサ
が、リードサイクルに入るとき所定のタイミングでリー
ドサイクル要求信号及び読出し用のアドレス信号を出力
して伝達された読出しデータを前記リードサイクル内の
所定のタイミングで取込み、ライトサイクルに入るとき
所定のタイミングでライトサイクル要求信号，書込み用
のアドレス信号及びデータを出力するＣＰＵと、前記リ
ードサイクル要求信号を受けてリードサイクル許可信号
を出力すると共に記憶部に対し所定のタイミングで前記
読出し用のアドレス及び読出し制御信号を送出して前記
記憶部からの読出しデータを前記ＣＰＵに伝達し、前記
ライトサイクル要求信号入力時にアイドルサイクル要求
信号の入力があれば所定期間経過後、なければこの所定
期間経過なしにライトサイクル許可信号を出力すると共
に前記記憶部に対し所定のタイミングで前記書込み用の
アドレス信号及びデータ並びに書込み制御信号を送出す
るバス制御回路と、前記ライトサイクル要求信号出力時
の直前のサイクルが前記リードサイクルのときは前記ア
イドルサイクル要求信号を出力するリード・ライトサイ
クル検出回路とを備えて構成される。
【００１５】また、記憶部が、それぞれを識別するため
のメモリアドレスが付与されて複数個設けられ、これら
複数個の記憶部の１つをマイクロプロセッサからのアド
レス信号により選択してその選択された記憶部に対しデ
ータの読出し及び書込みを行い、前記マイクロプロセッ
サにリードサイクルに続いてライトサイクルを実行する
ときのアイドルサイクル要求信号のバス制御回路への伝
達を前記複数個の記憶部それぞれに対して選択的に制御
するアイドルサイクル要否選択手段を設けて構成され、
アイドルサイクル要否選択手段が、複数個の記憶部それ
ぞれのメモリアドレスにアイドルサイクル要否情報を記
憶しておきアドレス信号の指定するメモリアドレスと対
応するアイドルサイクル要否信号を出力するアイドルサ
イクル要否検出回路と、前記アイドルサイクル要否信号
によりアイドルサイクル要求信号のバス制御回路への伝
達を制御する論理ゲートとを備えて構成される。
のメモリアドレスが付与されて複数個設けられ、これら
複数個の記憶部の１つをマイクロプロセッサからのアド
レス信号により選択してその選択された記憶部に対しデ
ータの読出し及び書込みを行い、前記マイクロプロセッ
サにリードサイクルに続いてライトサイクルを実行する
ときのアイドルサイクル要求信号のバス制御回路への伝
達を前記複数個の記憶部それぞれに対して選択的に制御
するアイドルサイクル要否選択手段を設けて構成され、
アイドルサイクル要否選択手段が、複数個の記憶部それ
ぞれのメモリアドレスにアイドルサイクル要否情報を記
憶しておきアドレス信号の指定するメモリアドレスと対
応するアイドルサイクル要否信号を出力するアイドルサ
イクル要否検出回路と、前記アイドルサイクル要否信号
によりアイドルサイクル要求信号のバス制御回路への伝
達を制御する論理ゲートとを備えて構成される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示すブロッ
ク図である。
ク図である。
【００１８】この実施例は、読出し制御信号ＯＥに応答
してアドレス信号ＡＤ（ＡＤｒ）の指定アドレスからデ
ータＤＴ（ＤＴｒ）を読出し、書込み制御信号ＷＥに応
答して供給されたデータＤＴ（ＤＴｗ）をアドレス信号
ＡＤ（ＡＤｗ）の指定アドレスに書込み記憶する記憶部
２と、リードサイクルに入るとき所定のタイミングでリ
ードサイクル要求信号ＲＲＱ及び読出し用のアドレス信
号ＡＤｉｒを出力し伝達された読出しデータＤＴｉｒを
リードサイクル内の所定のタイミングで取込み、ライト
サイクルに入るとき所定のタイミングでライトサイクル
要求信号ＷＲＱ，書込み用のアドレス信号ＡＤｉｗ及び
データＤＴｉｗを出力するＣＰＵ１１、リードサイクル
要求信号ＲＲＱを受けてリードサイクル許可信号ＲＡを
ＣＰＵ１１に出力すると共に記憶部２に対し所定のタイ
ミングで読出し用のアドレス信号ＡＤｒ及び読出し制御
信号ＯＥを送出して記憶部２からの読出しデータＤＴｒ
をＣＰＵ１１に伝達し、ライトサイクル要求信号ＷＲＱ
入力時にアイドルサイクル要求信号ＩＤＲの入力があれ
ば所定期間経過後、なければこの所定期間の経過なしに
ライトサイクル許可信号ＷＡを出力すると共に記憶部２
に対し所定のタイミングで書込み用のアドレス信号ＡＤ
ｗ及びデータＤＴｗ並びに書込み制御信号ＷＥを送出す
るバス制御回路１３、ＣＰＵ１１及びバス制御回路１３
の動作タイミングを制御するクロック発生回路１２、並
びに、リードサイクル許可信号ＲＡをバスサイクルスタ
ート信号ＢＳＴによる所定のタイミングでラッチするラ
ッチ回路ＬＣ１とクロック信号ＣＫ，ラッチ回路ＬＣ１
の出力信号ＲＡＬ及びライトサイクル要求信号ＷＲＱの
論理積をとる論理ゲートＧ１とを含みライトサイクル要
求信号ＷＲＱ出力時の直前のサイクルがリードサイクル
のときはアイドルサイクル要求信号ＩＤＲを出力するリ
ード・ライトサイクル検出回路１４を備えたマイクロプ
ロセッサ１とを有する構成となっている。
してアドレス信号ＡＤ（ＡＤｒ）の指定アドレスからデ
ータＤＴ（ＤＴｒ）を読出し、書込み制御信号ＷＥに応
答して供給されたデータＤＴ（ＤＴｗ）をアドレス信号
ＡＤ（ＡＤｗ）の指定アドレスに書込み記憶する記憶部
２と、リードサイクルに入るとき所定のタイミングでリ
ードサイクル要求信号ＲＲＱ及び読出し用のアドレス信
号ＡＤｉｒを出力し伝達された読出しデータＤＴｉｒを
リードサイクル内の所定のタイミングで取込み、ライト
サイクルに入るとき所定のタイミングでライトサイクル
要求信号ＷＲＱ，書込み用のアドレス信号ＡＤｉｗ及び
データＤＴｉｗを出力するＣＰＵ１１、リードサイクル
要求信号ＲＲＱを受けてリードサイクル許可信号ＲＡを
ＣＰＵ１１に出力すると共に記憶部２に対し所定のタイ
ミングで読出し用のアドレス信号ＡＤｒ及び読出し制御
信号ＯＥを送出して記憶部２からの読出しデータＤＴｒ
をＣＰＵ１１に伝達し、ライトサイクル要求信号ＷＲＱ
入力時にアイドルサイクル要求信号ＩＤＲの入力があれ
ば所定期間経過後、なければこの所定期間の経過なしに
ライトサイクル許可信号ＷＡを出力すると共に記憶部２
に対し所定のタイミングで書込み用のアドレス信号ＡＤ
ｗ及びデータＤＴｗ並びに書込み制御信号ＷＥを送出す
るバス制御回路１３、ＣＰＵ１１及びバス制御回路１３
の動作タイミングを制御するクロック発生回路１２、並
びに、リードサイクル許可信号ＲＡをバスサイクルスタ
ート信号ＢＳＴによる所定のタイミングでラッチするラ
ッチ回路ＬＣ１とクロック信号ＣＫ，ラッチ回路ＬＣ１
の出力信号ＲＡＬ及びライトサイクル要求信号ＷＲＱの
論理積をとる論理ゲートＧ１とを含みライトサイクル要
求信号ＷＲＱ出力時の直前のサイクルがリードサイクル
のときはアイドルサイクル要求信号ＩＤＲを出力するリ
ード・ライトサイクル検出回路１４を備えたマイクロプ
ロセッサ１とを有する構成となっている。
【００１９】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。
【００２０】リードサイクルに先立ち、ＣＰＵ１１から
のリードサイクル要求信号ＲＲＱがアクティブとなり、
これを受けてバス制御回路１３からリードサイクル許可
信号ＲＡが出力されてバスサイクルスタート信号ＢＳＴ
がアクティブとなりリードサイクルが開始される。一
方、ＣＰＵ１１はリードサイクル許可信号ＲＡを受けて
リードサイクル要求信号ＲＲＱをインアクティブとす
る。続いて、バス制御回路１３は記憶部２に対し、ＣＰ
Ｕ１１からの読出し用のアドレス信号ＡＤｉｒを送出
（ＡＤｒとして）した後、読出し制御信号ＯＥをアクテ
ィブ（低レベル）とする。記憶部２はアクティブの読出
し制御信号ＯＥを受けて読出し用のアドレス信号ＡＤｒ
の指定アドレスからデータを読出し（ＤＴｒ）バス制御
回路１３に送出する。バス制御回路１３はこれをＣＰＵ
１１に読出しデータＤＴｉｒとして伝達し、ＣＰＵ１１
はこれを読出し制御信号ＯＥの立上りエッジに同期して
これを取り込みリードサイクルが終了する。
のリードサイクル要求信号ＲＲＱがアクティブとなり、
これを受けてバス制御回路１３からリードサイクル許可
信号ＲＡが出力されてバスサイクルスタート信号ＢＳＴ
がアクティブとなりリードサイクルが開始される。一
方、ＣＰＵ１１はリードサイクル許可信号ＲＡを受けて
リードサイクル要求信号ＲＲＱをインアクティブとす
る。続いて、バス制御回路１３は記憶部２に対し、ＣＰ
Ｕ１１からの読出し用のアドレス信号ＡＤｉｒを送出
（ＡＤｒとして）した後、読出し制御信号ＯＥをアクテ
ィブ（低レベル）とする。記憶部２はアクティブの読出
し制御信号ＯＥを受けて読出し用のアドレス信号ＡＤｒ
の指定アドレスからデータを読出し（ＤＴｒ）バス制御
回路１３に送出する。バス制御回路１３はこれをＣＰＵ
１１に読出しデータＤＴｉｒとして伝達し、ＣＰＵ１１
はこれを読出し制御信号ＯＥの立上りエッジに同期して
これを取り込みリードサイクルが終了する。
【００２１】一方、リード・ライトサイクル検出回路１
４は、バスサイクルスタート信号ＢＳＴの立上りでリー
ドサイクル許可信号ＲＡをラッチ回路ＬＣ１にラッチす
る。
４は、バスサイクルスタート信号ＢＳＴの立上りでリー
ドサイクル許可信号ＲＡをラッチ回路ＬＣ１にラッチす
る。
【００２２】リードサイクルに続いてライトサイクルが
実行される場合、このライトサイクルに先立ち、リード
サイクル終了前にＣＰＵ１１からのライトサイクル要求
信号ＷＲＱがアクティブとなる。リード・ライトサイク
ル検出回路１４は、論理ゲートＧ１によりラッチ回路Ｌ
Ｃ１の出力信号とライトサイクル要求信号ＷＲＱとクロ
ック信号ＣＫとの論理積をとってこれをアイドルサイク
ル要求信号ＩＤＲとしてバス制御回路１３に供給する。
バス制御回路１３は、読出し制御信号ＯＥの立上りと同
一タイミングのアイドルサイクル要求信号ＩＤＲの立下
りエッジでバスサイクルスタート信号ＢＳＴをアクティ
ブにしアイドルサイクルが開始される。アイドルサイク
ルはクロック信号ＣＫの１周期分に設定している。この
アイドルサイクルの期間中はライトサイクル許可信号Ｗ
Ａが出力されないので、ＣＰＵ１１はライトサイクル要
求信号ＷＲＱをアクティブのままに保持する。
実行される場合、このライトサイクルに先立ち、リード
サイクル終了前にＣＰＵ１１からのライトサイクル要求
信号ＷＲＱがアクティブとなる。リード・ライトサイク
ル検出回路１４は、論理ゲートＧ１によりラッチ回路Ｌ
Ｃ１の出力信号とライトサイクル要求信号ＷＲＱとクロ
ック信号ＣＫとの論理積をとってこれをアイドルサイク
ル要求信号ＩＤＲとしてバス制御回路１３に供給する。
バス制御回路１３は、読出し制御信号ＯＥの立上りと同
一タイミングのアイドルサイクル要求信号ＩＤＲの立下
りエッジでバスサイクルスタート信号ＢＳＴをアクティ
ブにしアイドルサイクルが開始される。アイドルサイク
ルはクロック信号ＣＫの１周期分に設定している。この
アイドルサイクルの期間中はライトサイクル許可信号Ｗ
Ａが出力されないので、ＣＰＵ１１はライトサイクル要
求信号ＷＲＱをアクティブのままに保持する。
【００２３】バス制御回路１３は、アイドルサイクルの
後半でライトサイクル要求信号ＷＲＱがアクティブであ
ることを確認し、ライトサイクル許可信号ＷＡをアクテ
ィブにし、ライトサイクルが開始される。これ以降の動
作は従来例と同様である。
後半でライトサイクル要求信号ＷＲＱがアクティブであ
ることを確認し、ライトサイクル許可信号ＷＡをアクテ
ィブにし、ライトサイクルが開始される。これ以降の動
作は従来例と同様である。
【００２４】この実施例では、リードサイクル終了後、
クロック信号ＣＫ１周期分のアイドルサイクルを経てラ
イトサイクルが開始されるので、ライトサイクルにおい
てマイクロプロセッサ１から記憶部２に対して書込み用
のデータＤＴｗが送出される時点では、記憶部２からの
読出しデータＤＴｒは完全になくなっているので、これ
らデータが衝突することはない。
クロック信号ＣＫ１周期分のアイドルサイクルを経てラ
イトサイクルが開始されるので、ライトサイクルにおい
てマイクロプロセッサ１から記憶部２に対して書込み用
のデータＤＴｗが送出される時点では、記憶部２からの
読出しデータＤＴｒは完全になくなっているので、これ
らデータが衝突することはない。
【００２５】なお、この実施例で、リードサイクルに続
いてライトサイクル以外の動作サイクル、例えばリード
サイクルを実行する場合には、先行リードサイクルの最
終クロックサイクル後半にライトサイクル要求信号ＷＲ
Ｑがアクティブとなっていないのでアイドルサイクルは
実行されず、そのまま直ちに次のリードサイクルが実行
される。
いてライトサイクル以外の動作サイクル、例えばリード
サイクルを実行する場合には、先行リードサイクルの最
終クロックサイクル後半にライトサイクル要求信号ＷＲ
Ｑがアクティブとなっていないのでアイドルサイクルは
実行されず、そのまま直ちに次のリードサイクルが実行
される。
【００２６】図３は本発明の第２の実施例を示すブロッ
ク図、図４はこの実施例の各部信号のタイミング図であ
る。この実施例は、複数個の記憶部２を備えた（図３に
は１個のみ表示）情報処理装置に本発明を適用したもの
である。
ク図、図４はこの実施例の各部信号のタイミング図であ
る。この実施例は、複数個の記憶部２を備えた（図３に
は１個のみ表示）情報処理装置に本発明を適用したもの
である。
【００２７】この第２の実施例におけるマイクロプロセ
ッサ１ａが第１の実施例におけるマイクロプロセッサ１
と相違する点は、ＣＰＵ１１からの読出し用のアドレス
信号ＡＤｉｒ及び書込み用のアドレス信号ＡＤｉｗをバ
スサイクルスタート信号ＢＳＴでラッチするアドレスラ
ッチ回路１５１と、このアドレスラッチ回路１５１の出
力アドレスに含まれ複数個の記憶部２のメモリアドレス
と対応するアドレスにこれら記憶部２それぞれのアイド
ルサイクル要否情報を記憶しておきアドレスラッチ回路
１５１の出力アドレスにより上記アイドルサイクル要否
情報を読出すアイドルサイクル要否メモリ１５２とを含
むアイドルサイクル要否検出回路１５を設け、このアイ
ドルサイクル要否検出回路１５の出力信号ＩＤＩによ
り、リード・ライトサイクル検出回路１４の出力信号、
すなわちアイドルサイクル要求信号ＩＤＲのバス制御回
路１３への伝達を制御する論理ゲートＧ２を設けた点に
ある。
ッサ１ａが第１の実施例におけるマイクロプロセッサ１
と相違する点は、ＣＰＵ１１からの読出し用のアドレス
信号ＡＤｉｒ及び書込み用のアドレス信号ＡＤｉｗをバ
スサイクルスタート信号ＢＳＴでラッチするアドレスラ
ッチ回路１５１と、このアドレスラッチ回路１５１の出
力アドレスに含まれ複数個の記憶部２のメモリアドレス
と対応するアドレスにこれら記憶部２それぞれのアイド
ルサイクル要否情報を記憶しておきアドレスラッチ回路
１５１の出力アドレスにより上記アイドルサイクル要否
情報を読出すアイドルサイクル要否メモリ１５２とを含
むアイドルサイクル要否検出回路１５を設け、このアイ
ドルサイクル要否検出回路１５の出力信号ＩＤＩによ
り、リード・ライトサイクル検出回路１４の出力信号、
すなわちアイドルサイクル要求信号ＩＤＲのバス制御回
路１３への伝達を制御する論理ゲートＧ２を設けた点に
ある。
【００２８】複数個の記憶部２には、動作速度の早いも
の，遅いものが混在する場合がある。この場合、クロッ
ク信号ＣＫの周波数を上げると動作速度の遅い記憶部２
は、データの衝突が起るが、動作速度の速い記憶部２は
データの衝突が起らない。この実施例は、このような場
合に、動作速度の遅い記憶部２に対してのみアイドルサ
イクルを挿入してデータの衝突をなくし、情報処理装置
全体の動作速度を上げるようにしたものである。なお、
アイドルサイクル要否メモリ１５２へのアイドルサイク
ル要否情報は、バス制御回路１３を通して書込むことが
できる。
の，遅いものが混在する場合がある。この場合、クロッ
ク信号ＣＫの周波数を上げると動作速度の遅い記憶部２
は、データの衝突が起るが、動作速度の速い記憶部２は
データの衝突が起らない。この実施例は、このような場
合に、動作速度の遅い記憶部２に対してのみアイドルサ
イクルを挿入してデータの衝突をなくし、情報処理装置
全体の動作速度を上げるようにしたものである。なお、
アイドルサイクル要否メモリ１５２へのアイドルサイク
ル要否情報は、バス制御回路１３を通して書込むことが
できる。
【００２９】
【発明の効果】以上説明したように本発明は、リードサ
イクルに続いてライトサイクルが実行される場合、これ
を検出してリードサイクルとライトサイクルとの間にラ
イトサイクルの実行開始を所定期間遅延させるアイドル
サイクルを挿入する構成としたので、リードサイクル終
了を検出して読出しデータの出力を停止する記憶部から
の読出しデータと、マイクロプロセッサからの記憶部へ
の書込み用のデータとの衝突を回避でき、動作速度を上
げることができる効果がある。
イクルに続いてライトサイクルが実行される場合、これ
を検出してリードサイクルとライトサイクルとの間にラ
イトサイクルの実行開始を所定期間遅延させるアイドル
サイクルを挿入する構成としたので、リードサイクル終
了を検出して読出しデータの出力を停止する記憶部から
の読出しデータと、マイクロプロセッサからの記憶部へ
の書込み用のデータとの衝突を回避でき、動作速度を上
げることができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例の各部信号のタイミング
図である。
図である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３に示された実施例の各部信号のタイミング
図である。
図である。
【図５】従来の情報処理装置の第１の例のブロック図で
ある。
ある。
【図６】図５に示された情報処理装置の各部信号のタイ
ミング図である。
ミング図である。
【図７】従来の情報処理装置の第２の例のブロック図で
ある。
ある。
【図８】図７に示された情報処理装置の各部信号のタイ
ミング図である。
ミング図である。
１，１ａ，１ｂ マイクロプロセッサ ２ 記憶部 ３ デコーダ ４ メモリ選択制御回路 １１ ＣＰＵ １２ クロック発生回路 １３，１３ａ バス制御回路 １４ リード・ライトサイクル検出回路 １５ アイドルサイクル要否検出回路 １５１ アドレスラッチ回路 １５２ アイドルサイクル要否メモリ Ｇ１，Ｇ２ 論理ゲート ＬＣ１ ラッチ回路
Claims (5)
- 【請求項１】 読出し制御信号に応答してアドレス信号
の指定アドレスからデータを読出し、書込み制御信号に
応答して供給された書込み用のデータを前記アドレス信
号の指定アドレスに書込み記憶する記憶部と、リードサ
イクル実行時前記記憶部に前記読出し制御信号及びアド
レス信号を送出した後この記憶部から読出されたデータ
を取込みライトサイクル実行時前記記憶部に前記書込み
制御信号，アドレス信号及び書込み用のデータを送出
し、前記リードサイクルに続いて前記ライトサイクルを
実行するときには、前記リードサイクル実行終了時点か
ら所定期間経過後に前記ライトサイクルの実行を開始す
るマイクロプロセッサとを有することを特徴とする情報
処理装置。 - 【請求項２】 マイクロプロセッサが、リードサイクル
に入るとき所定のタイミングでリードサイクル要求信号
及び読出し用のアドレス信号を出力して伝達された読出
しデータを前記リードサイクル内の所定のタイミングで
取込み、ライトサイクルに入るとき所定のタイミングで
ライトサイクル要求信号，書込み用のアドレス信号及び
データを出力するＣＰＵと、前記リードサイクル要求信
号を受けてリードサイクル許可信号を出力すると共に記
憶部に対し所定のタイミングで前記読出し用のアドレス
及び読出し制御信号を送出して前記記憶部からの読出し
データを前記ＣＰＵに伝達し、前記ライトサイクル要求
信号入力時にアイドルサイクル要求信号の入力があれば
所定期間経過後、なければこの所定期間の経過なしにラ
イトサイクル許可信号を出力すると共に前記記憶部に対
し所定のタイミングで前記書込み用のアドレス信号及び
データ並びに書込み制御信号を送出するバス制御回路
と、前記ライトサイクル要求信号出力時の直前のサイク
ルが前記リードサイクルのときは前記アイドルサイクル
要求信号を出力するリード・ライトサイクル検出回路と
を備えて構成された請求項１記載の情報処理装置。 - 【請求項３】 リード・ライトサイクル検出回路が、リ
ードサイクル許可信号を所定のタイミングでラッチする
ラッチ回路と、ＣＰＵ及びバス制御回路の動作タイミン
グを制御するクロック信号と前記ラッチ回路の出力信号
とライトサイクル要求信号との論理積をアイドルサイク
ル要求信号として出力する論理ゲートとを備えて構成さ
れる請求項２記載の情報処理装置。 - 【請求項４】 記憶部が、それぞれを識別するためのメ
モリアドレスが付与されて複数個設けられ、これら複数
個の記憶部の１つをマイクロプロセッサからのアドレス
信号により選択してその選択された記憶部に対しデータ
の読出し及び書込みを行い、前記マイクロプロセッサに
リードサイクルに続いてライトサイクルを実行するとき
のアイドルサイクル要求信号のバス制御回路への伝達を
前記複数個の記憶部それぞれに対して選択的に制御する
アイドルサイクル要否選択手段を設けた請求項１記載の
情報処理装置。 - 【請求項５】 アイドルサイクル要否選択手段が、複数
個の記憶部それぞれのメモリアドレスにアイドルサイク
ル要否情報を記憶しておきアドレス信号の指定するメモ
リアドレスと対応するアイドルサイクル要否信号を出力
するアイドルサイクル要否検出回路と、前記アイドルサ
イクル要否信号によりアイドルサイクル要求信号のバス
制御回路への伝達を制御する論理ゲートとを備えて構成
された請求項４記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16337593A JPH0721076A (ja) | 1993-07-01 | 1993-07-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16337593A JPH0721076A (ja) | 1993-07-01 | 1993-07-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0721076A true JPH0721076A (ja) | 1995-01-24 |
Family
ID=15772693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16337593A Pending JPH0721076A (ja) | 1993-07-01 | 1993-07-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721076A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255058A (ja) * | 1991-01-30 | 1992-09-10 | Meidensha Corp | データバス制御回路 |
-
1993
- 1993-07-01 JP JP16337593A patent/JPH0721076A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04255058A (ja) * | 1991-01-30 | 1992-09-10 | Meidensha Corp | データバス制御回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951114 |