JPH10149313A - 共有メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 外部入出力装置が共有メモリにアクセスする
場合においても、共有メモリのアクセス開始領域を自由
に設定可能な共有メモリ制御装置を提供すること。 【解決手段】 外部入力装置２から共有メモリ９にアク
セスする場合に、マイクロプロセッサ３および外部入出
力装置２が共有メモリ９にアクセスする際のアドレスを
記憶するレジスタ６ａの初期値を、マイクロプロセッサ
３からデータバスを介して入力されるデータをラッチし
て設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共有メモリ制御装
置に関し、詳細には、マイクロプロセッサおよび外部入
出力装置から共通にアクセス可能な共有メモリを制御す
る共有メモリの制御装置に関する。

【０００２】

【従来の技術】従来より、複数のマイクロプロセッサ、
若しくは、マイクロプロセッサおよび外部装置により１
つのメモリ即ち共有メモリを共有して使用する方法が提
案されている。

【０００３】マイクロプロセッサおよび外部入出力装置
とから共通にアクセス可能な共有メモリを制御する共有
メモリ制御装置として、例えば、特開平７−２４８９６
１で開示された技術が公知である。

【０００４】以下、上記公開公報で開示された共有メモ
リ制御装置を、図４を参照して説明する。図４に示すメ
モリ制御装置１０は、ハードウェア部１１と、プリセッ
トカウンタ部１２と、共有メモリ制御部１３と、共有メ
モリ部１４と、アドレスデコード部１５と、ＣＰＵ部１
６と、およびデータバッファ部１７，１８とから構成さ
れている。

【０００５】以上の如く構成されたメモリ制御装置１０
においては、ハードウェア部１１が共有メモリ部１４に
アクセスする場合には、プリセットカウンタ部１２が、
その内部に含まれる共有メモリ部１４にアクセスする際
のアドレス値を格納するレジスタを、ハードウェア部１
１から入力されるプリセット信号に基づいて初期化して
初期値を設定する。次いで、プリセットカウンタ部１２
は、共有メモリ制御部１３から入力されるクロックＣＫ
に基づいて、初期値が設定されたレジスタをインクリメ
ントして得られるラッチ値をメモリアドレスとして共有
メモリ部１４に出力する。

【０００６】他方、ＣＰＵ部１６が、共通メモリ部１４
にアクセスする場合には、アドレスデコード部１５は、
ＣＰＵ部から入力されるアドレス値が共通メモリ部１４
のアドレスの範囲内であることを検出すると、共通メモ
リ制御部１３にセレクト信号を出力する。次いで、共通
メモリ制御部１３は、セレクト信号が入力されると、Ｃ
ＰＵ部１６から供給されるアドレスデータとデータスト
ローブ信号とをプリセットカウンタ部１２に出力する。
そして、プリセットカウンタ部１２は、ＣＰＵ部１６か
ら入力されるアドレスデータをレジスタにラッチしてそ
のラッチ値をメモリアドレスとして、共通メモリ部１４
に出力する。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来の共有メモリ制御装置にあっては、ハードウェア
部が共有メモリにアクセスする場合に、プリセットカウ
ンタ部の共有メモリのアドレスをラッチするレジスタ
を、ハードウェア部から入力されるプリセット信号に基
づいて初期化する構成であるため、レジスタの初期値は
固定となり、任意の値を設定できず、ハードウェア部か
ら共有メモリの任意のアドレスにアクセスできないとい
う問題点があった。

【０００８】本発明は、上記課題に鑑みてなされたもの
であり、外部入出力装置が共有メモリにアクセスする場
合においても、共有メモリのアクセス開始領域を自由に
設定可能な共有メモリ制御装置を提供することを目的と
する。

【０００９】

【課題を解決するための手段】上記課題を解決すべく、
請求項１記載の発明は、マイクロプロセッサおよび外部
入出力装置により共通にアクセスできる共有メモリに対
してデータの読出し／書込みを制御する共有メモリ制御
装置において、前記マイクロプロセッサ若しくは前記外
部入出力装置が前記共有メモリにアクセスする際の当該
共有メモリのアクセスするアドレスを記憶するレジスタ
と、前記レジスタのラッチ値を前記共有メモリにアクセ
スするアドレスとして出力する一方、前記外部入出力装
置が当該共有メモリにアクセスする場合において、外部
から当該レジスタの初期化を指示する初期化指示信号が
入力された場合に、前記マイクロプロセッサから入力さ
れるデータを当該レジスタの初期値として設定するアド
レス生成手段と、を備えた構成とした。

【００１０】上記構成によれば、マイクロプロセッサお
よび外部入力装置とから共通にアクセスできる共有メモ
リを制御する共有メモリ制御装置において、アドレス生
成手段は、外部入力装置が共有メモリにアクセスする際
に、共有メモリにアクセスするアドレスを記憶するレジ
スタに、外部から初期化を指示する信号が入力された場
合にマイクロプロセッサから入力されるデータを初期値
として設定する構成である。従って、外部入力装置が共
有メモリにアクセスする場合に、マイクロプロセッサに
より、共有メモリのアドレスを記憶するレジスタの初期
値を任意に設定することができ、それ故、共有メモリの
アクセス開始領域を自由に設定することが可能となると
いう効果を奏する。

【００１１】上記課題を解決すべく、請求項２記載の発
明は、マイクロプロセッサおよび外部入出力装置により
共通にアクセスできる共有メモリに対してデータの読出
し／書込みを制御する共有メモリ制御装置において、前
記マイクロプロセッサ若しくは前記外部入出力装置が前
記共有メモリにアクセスする際の当該共有メモリのアク
セスするアドレスを記憶するレジスタと、前記外部入出
力装置から前記共有メモリへのアクセスを検出して、検
出結果を示すセレクト信号を出力するアクセス検出手段
と、前記アクセス検出手段から前記外部入出力装置から
前記共有メモリのアクセスを示すセレクト信号が入力さ
れた場合に、前記レジスタの初期化を指示する初期化指
示信号を出力する共有メモリ制御手段と、前記レジスタ
のラッチ値を前記共有メモリにアクセスするアドレスと
して出力する一方、前記共有メモリ制御手段から当該レ
ジスタの初期化を指示する初期化指示信号が入力された
場合に、前記マイクロプロセッサから入力されるデータ
を当該レジスタの初期値として設定するアドレス生成手
段と、を備えた構成とした。

【００１２】上記構成によれば、マイクロプロセッサお
よび外部入力装置とから共通にアクセスできる共有メモ
リを制御する共有メモリ制御装置において、共有メモリ
制御手段は、アクセス検出手段から外部入出力装置から
共有メモリへのアクセスを示すセレクト信号が入力され
た場合に、共有メモリにアクセスするアドレスを記憶す
るレジスタの初期化を指示する初期化指示信号を出力
し、アドレス発生手段は、共有メモリ制御手段から当該
初期化信号が入力された場合には、マイクロプロセッサ
から入力されるデータを共有メモリのアドレスを記憶す
るレジスタ初期値として設定する構成である。従って、
外部入力装置が共有メモリにアクセスする場合に、マイ
クロプロセッサにより、共有メモリのアドレスを記憶す
るレジスタの初期値を任意に設定することができ、それ
故、簡単な回路構成により、共有メモリのアクセス開始
領域を自由に設定することが可能となるという効果を奏
する。

【００１３】上記課題を解決すべく請求項３記載の発明
は、マイクロプロセッサおよび外部入出力装置により共
通にアクセスできる共有メモリに対してデータの読出し
／書込みを制御する共有メモリ制御装置において、前記
マイクロプロセッサ若しくは前記外部入出力装置が前記
共有メモリにアクセスする際の当該共有メモリのアクセ
スするアドレスを記憶するレジスタと、前記レジスタの
ラッチ値を前記共有メモリにアクセスするアドレスとし
て出力する一方、前記外部入出力装置が当該共有メモリ
にアクセスする場合において、前記外部入出力装置から
当該レジスタの初期化を指示する初期化指示信号が入力
された場合に、前記マイクロプロセッサからデータバス
を介して入力されるデータを当該レジスタの初期値とし
て設定するアドレス生成手段と、を備えた構成とした。

【００１４】上記構成によれば、マイクロプロセッサお
よび外部入力装置とから共通にアクセスできる共有メモ
リを制御する共有メモリ制御装置において、外部入力装
置が共有メモリにアクセスする際に、アドレス生成手段
は、共有メモリにアクセスするアドレスを記憶するレジ
スタを、外部入力装置から初期化を指示する初期化指示
信号が入力された場合にマイクロプロセッサからデータ
バスを介して入力されるデータを初期値として設定する
構成である。従って、外部入力装置が共有メモリにアク
セスする場合に、外部入出力装置は直接、共有メモリに
アクセスするアドレスを記憶するレジスタの初期化を指
示することが可能であり、また、マイクロプロセッサに
より、当該レジスタの初期値を任意に設定することがで
き、それ故、簡単な回路構成により、共有メモリのアク
セス開始領域を自由に設定することが可能となるという
効果を奏する。

【００１５】上記課題を解決すべく、請求項４記載の発
明は、マイクロプロセッサおよび外部入出力装置により
共通にアクセスできる共有メモリに対してデータの読出
し／書込みを制御する共有メモリ制御装置において、前
記マイクロプロセッサ若しくは前記外部入出力装置が前
記共有メモリにアクセスする際の当該共有メモリのアク
セスするアドレスを記憶するレジスタと、前記レジスタ
のラッチ値を前記共有メモリにアクセスするアドレスと
して出力する一方、前記外部入出力装置が当該共有メモ
リにアクセスする場合において、前記外部入出力装置か
ら当該レジスタの初期化を指示する初期化指示信号が入
力された場合に、前記マイクロプロセッサからアドレス
バスを介して入力されるアドレスデータを当該レジスタ
の初期値として設定するアドレス生成手段と、を備えた
構成とした。

【００１６】上記構成によれば、マイクロプロセッサお
よび外部入力装置とから共通にアクセスできる共有メモ
リを制御する共有メモリ制御装置において、外部入力装
置が共有メモリにアクセスする際に、アドレス生成手段
は、共有メモリにアクセスするアドレスを記憶するレジ
スタを、外部入力装置から初期化を指示する初期化指示
信号が入力された場合にマイクロプロセッサからアドレ
スバスを介して入力されるアドレスデータを初期値とし
て設定する構成である。従って、外部入力装置が共有メ
モリにアクセスする場合に、外部入出力装置は直接、共
有メモリにアクセスするアドレスを記憶するレジスタの
初期化を指示することが可能であり、また、マイクロプ
ロセッサにより、当該レジスタの初期値を任意に設定す
ることができ、それ故、共有メモリのアクセス開始領域
を自由に設定することが可能となるという効果を奏す
る。

【００１７】また、請求項５記載の発明の如く、前記ア
ドレス生成手段は、前記外部入出力装置が前記共有メモ
リにアクセスする場合において、前記初期値が設定され
た前記レジスタを、外部から入力されるクロックに基づ
いてインクリメントして得られるラッチ値を、当該記共
有メモリに、アクセスするアドレスとして出力する構成
としても良い。

【００１８】上記構成によれば、請求項１〜４のいずれ
か一つに記載の共有メモリ制御装置において、アドレス
生成手段は、外部入力装置から共有メモリにアクセスす
る場合に、共有メモリにアクセスするアドレスを記憶す
るレジスタの初期値が設定された後は、入力されるクロ
ックに基づいて当該レジスタのラッチ値を順次インクリ
メントする構成であるため、外部入出力装置は、当該レ
ジスタの初期値が設定された後は、マイクロプロセッサ
を介さずに共有メモリとのデータのアクセスが可能とな
る。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明に係
る共有メモリ制御装置の実施の形態を詳細に説明する。
図１〜図３は、本発明に係る共有メモリ制御装置を適用
したコンピュータシステムの実施の形態を示す図であ
る。

【００２０】（実施の形態１）図１は、本実施の形態の
コンピュータシステムの構成を示すブロック図である。
図１に示すコンピュータシステム１は、例えば、共有メ
モリ９にデータのアクセスを行う外部入出力装置２と、
共有メモリ９にデータのアクセスを行うマイクロプロセ
ッサ３と、マイクロプロセッサ３から入力されるアドレ
スデータをデコードするアドレスデコーダ４と、共有メ
モリ９に対してデータのＲｅａｄ／Ｗｒｉｔｅを制御す
る共有メモリ制御部５と、共有メモリ９にアクセスする
際のアドレスを生成するアドレス生成部６と、データを
一時的に格納するデータバッファ７，８と、および、上
記外部入出力装置２およびマイクロプロセッサ３により
共有して使用される共有メモリ９等から構成されてい
る。

【００２１】上記外部入出力装置２は、共有メモリ９を
使用してデータのＲｅａｄ／Ｗｒｉｔｅを行う。また、
外部入力装置２は、共有メモリ９にアクセスする場合
に、共有メモリ制御部５に動作させるトランザクション
の種類（Ｒｅａｄ／Ｗrite等）を示す制御信号ＣＯＮＴ
を出力し、また、データバッファ７を介して共有メモリ
９とデータＤＡＴＡの入出力を行う。

【００２２】上記マイクロプロセッサ３は、共有メモリ
９を使用してデータのＲｅａｄ／Ｗｒｉｔｅを行うと共
に、外部入出力装置２が共有メモリ９にアクセスする場
合に、後述するアドレス生成部６内のレジスタ６ａの初
期値として設定されるデータを出力する。

【００２３】また、マイクロプロセッサ３は、コントロ
ールバスを介して、動作させるトランザクションの種類
を示す制御信号ＣＯＮＴを共有メモリ制御部５に出力
し、また、アドレスバスを介して、アドレスデータＡＤ
ＤＲＥＳＳをアドレス生成部６およびアドレスデコーダ
４に出力する。

【００２４】ここで、マイクロプロセッサ３は、外部入
力装置２から共有メモリ９にアクセスが行われる場合に
は、共有メモリ９のメモリアドレスの範囲外となるアド
レスデータを出力する一方、マイクロプロセッサ３から
共有メモリ９にアクセスを行う場合には、共有メモリ９
のメモリアドレスの範囲内となるアドレスデータを出力
する。また、マイクロプロセッサ３は、データバスを介
してデータＤＡＴＡをアドレス生成部６に出力し、ま
た、データバッファ８を介して共有メモリ９とデータＤ
ＡＴＡの入出力を行う。

【００２５】アドレスデコーダ４は、マイクロプロセッ
サ３から入力されるアドレスデータに基づいて、共有メ
モリ９へのアクセスがマイクロプロセッサ３によるもの
か、若しくは、外部入出力装置２によるものかを検出す
るユニットである。

【００２６】具体的には、アドレスデコーダ４は、マイ
クロプロセッサ３から入力されるアドレスデータＡＤＤ
ＲＥＳＳをデコードし、かかるアドレスデータが共有メ
モリ９のメモリアドレスの範囲内であるか否かを判断し
て、共有メモリ９へのアクセスがマイクロプロセッサ３
によるものか、若しくは、外部入出力装置２によるもの
かを検出する。そして、アドレスデコーダ４は、この検
出結果に応じて、共有メモリ９へのアクセスがマイクロ
プロセッサ３によるものか、若しくは、外部入出力装置
２によるものかを示すセレクト信号ＳＥＬを共通メモリ
制御部５に出力する。

【００２７】共通メモリ制御部５は、アドレスデコーダ
４から入力されるセレクト信号ＳＥＬが、マイクロプロ
セッサ３からの共有メモリ９へのアクセスを示す場合に
は、当該アドレスデータが有効であることを示すデータ
ストローブ信号ＳＴＢをアドレス生成部６に出力する。
他方、共通メモリ制御部５は、アドレスデコーダ４から
入力されるセレクト信号ＳＥＬが、外部入出力装置２か
らの共有メモリ９へのアクセスを示す場合には、アドレ
ス生成部６内のレジスタ６ａの初期化を指示する初期化
信号ＩＮＩＴをアドレス生成部６に出力する。

【００２８】また、共有メモリ制御部５は、クロックＣ
Ｋを生成してアドレス生成部６に出力する。また、共有
メモリ制御部５は、共有メモリ９に対してＲｅａｄ／Ｗ
ｒｉｔｅ信号（Ｒ／Ｗ）を出力して、データの読み出し
と書き込みの制御を行うと共に、データバッファ７、８
に制御信号（ＥＮＢ、ＤＩＲ）を出力してデータＤＡＴ
Ａの転送を制御する。

【００２９】上記アドレス生成部６は、外部入力装置２
若しくはマイクロプロセッサ３が共有メモリ９にアクセ
スする際に、アクセスするアドレスデータＡＤＤＲＥＳ
Ｓを生成するユニットであり、共有メモリ９にアクセス
するアドレスを記憶するレジスタ６ａを備えている。ア
ドレス生成部６は、共有メモリ制御部５から初期化信号
ＩＮＩＴが入力されると、マイクロプロセッサ３からデ
ータバスを介して入力されるデータＤＡＴＡをレジスタ
６ａにラッチして初期値として設定し、そして、共通メ
モリ制御部５から入力されるクロックＣＫのタイミング
でレジスタ６ａをインクリメントし、そのラッチ値をア
ドレスデータＡＤＤＲＥＳＳとして共有メモリ９に出力
する。

【００３０】他方、アドレス生成部６は、共有メモリ制
御部５からストローブ信号ＳＴＢが入力されると、当該
ストローブ信号ＳＴＢのタイミングで、マイクロプロセ
ッサ３からアドレスバスを介して入力されるアドレスデ
ータＤＡＴＡをレジスタ６ａにラッチさせ、そのラッチ
値をアドレスデータＡＤＤＲＥＳＳとして共有メモリ９
に出力する。

【００３１】データバッファ７、８は 夫々データを一
時的に格納し、共有メモリ制御部５から入力される制御
信号（ＥＮＢ、ＤＩＲ）に従って、外部入出力装置２,
若しくはマイクロプロセッサ３から入力されるデータＤ
ＡＴＡを共有メモリ９に出力する一方、共有メモリ９か
ら入力されるデータＤＡＴＡを外部入出力装置２, 若し
くはマイクロプロセッサ３に出力する。

【００３２】共有メモリ９は、例えば、ＳＲＡＭ（Stat
ic RAM）等から構成されており、外部入力装置２および
マイクロプロセッサ３により共有して使用され、アドレ
ス生成部６から入力されるアドレスデータＡＤＤＲＥＳ
Ｓでメモリアドレスが指定され、共有メモリ制御部５か
ら入力されるＲｅａｄ／Ｗｒｉｔｅ信号（Ｒ／Ｗ）に従
って、データのＲｅａｄ／Ｗｒｉｔｅが行われる。

【００３３】次に、動作を説明する。先ず、外部入出力
装置２が共有メモリ９にアクセスする場合について説明
する。

【００３４】外部入力装置２から共有メモリ制御部５
に、共有メモリ９へのデータのＲｅａｄ／Ｗｒｉｔｅを
指示する制御信号ＣＯＮＴが出力されると、マイクロプ
ロセッサ３は、アドレスバスを介して、共有メモリ９の
メモリアドレスの範囲以外となるアドレスデータＡＤＤ
ＲＥＳＳをアドレスデコーダ４およびアドレス生成部６
に出力する。

【００３５】アドレスデコーダ４は、マイクロプロセッ
サ３から入力されるアドレスデータＡＤＤＲＥＳＳが共
有メモリ９のメモリアドレスの範囲以外であることを検
出した場合には、共通メモリ制御部５に、外部入出力装
置２からの共有メモリ９へのアクセスを示すセレクト信
号ＳＥＬを出力する。

【００３６】共有メモリ制御部５は、アドレスデコーダ
４により、外部入出力装置２からの共有メモリ９へのア
クセスを示すセレクト信号ＳＥＬが入力されると、アド
レス生成部６にレジスタ６ａの初期化を指示する初期化
信号ＩＮＩＴを出力する。

【００３７】アドレス生成部６は、共有メモリ制御部５
から初期化信号ＩＮＩＴが入力されると、マイクロプロ
セッサ３からデータバスを介して入力されるデータＤＡ
ＴＡを、レジスタ６ａの初期値として設定する。そし
て、共有メモリ制御部５から入力されるクロックＣＫに
基づいて、レジスタ６ａのラッチ値を順次インクリメン
トし、このラッチ値をアドレスデータＡＤＤＲＥＳＳと
して共有メモリ９に出力する。

【００３８】また、共有メモリ制御部５は、共有メモリ
９にＲｅａｄ／Ｗｒｉｔｅ信号（Ｒ／Ｗ）を出力すると
共に、データバッファ７に制御信号（ＥＮＢ、ＤＩＲ）
を出力する。具体的には、共有メモリ制御部５は、外部
入出力装置２からの制御信号ＣＯＮＴが共有メモリ９へ
のデータの書込みを指示している場合には、Ｗｒｉｔｅ
信号（Ｗ）を共有メモリ９に出力する。この結果、共有
メモリ９では、アドレス生成部６により指定されるアド
レスに、外部入力装置２からデータバッファ７を介して
入力されるデータが順次書き込まれる。

【００３９】一方、共有メモリ制御部５は、外部入出力
装置２からの制御信号ＣＯＮＴが共有メモリ９からデー
タの読み込み指示している場合には、Ｒｅａｄ信号
（Ｒ）を共有メモリ９に出力する。この結果、共有メモ
リ９では、アドレス生成部６により指定されるアドレス
から順次データが読み出され、データバッファ７を介し
て外部入出力装置２に出力される。

【００４０】続いて、マイクロプロセッサ３が、共有メ
モリ９にアクセスする場合の動作について説明する。

【００４１】先ず、マイクロプロセッサ３は、共有メモ
リ制御部５に、共有メモリ９へのデータのＲｅａｄ／Ｗ
ｒｉｔｅを指示する制御信号ＣＯＮＴを出力すると共
に、アドレスバスを介して共有メモリ９のメモリアドレ
スの範囲内となるアドレスデータＡＤＤＲＥＳＳをアド
レスデコーダ４およびアドレス生成部６に出力する。

【００４２】アドレスデコーダ４は、マイクロプロセッ
サ３から入力されるアドレスデータＡＤＤＲＥＳＳが共
有メモリ９のメモリアドレスの範囲内であることを検出
した場合には、共通メモリ制御部５に、マイクロプロセ
ッサ３からの共有メモリ９へのアクセスを示すセレクト
信号ＳＥＬを出力する。

【００４３】共有メモリ制御部５は、アドレスデコーダ
４により、マイクロプロセッサ２からの共有メモリ９へ
のアクセスを示すセレクト信号ＳＥＬが入力されると、
アドレス生成部６に、アドレスデータが有効であること
を示すデータストローブ信号ＳＴＢをアドレス生成部６
に出力する。

【００４４】アドレス生成部６は、共有メモリ制御部５
から入力されるデータストローブ信号ＳＴＢのタイミン
グで、マイクロプロセッサ３からアドレスバスを介して
入力されるアドレスデータＡＤＤＲＥＳＳをレジスタ６
ａに順次ラッチし、このラッチ値をアドレスデータＡＤ
ＤＲＥＳＳとして、共有メモリ９に出力する。

【００４５】また、共通メモリ制御部５は、共有メモリ
９にＲｅａｄ／Ｗｒｉｔｅ信号（Ｒ／Ｗ）を出力すると
共に、データバッファ８に制御信号（ＥＮＢ、ＤＩＲ）
を出力する。具体的には、共有メモリ制御部５は、マイ
クロプロセッサ３からの制御信号ＣＯＮＴが共有メモリ
９へのデータの書込みを指示している場合には、Ｗｒｉ
ｔｅ信号（Ｗ）を共有メモリ９に出力する。この結果、
共有メモリ９では、アドレス生成部６により指定される
アドレスに、マイクロプロセッサ３からデータバッファ
８を介して入力されるデータが順次書き込まれる。

【００４６】一方、共有メモリ制御部５は、マイクロプ
ロセッサ３からの制御信号ＣＯＮＴが共有メモリ９から
のデータの読込みを指示している場合には、Ｒｅａｄ信
号（Ｒ）を共有メモリ９に出力する。この結果、共有メ
モリ９では、アドレス生成部６により指定されるメモリ
アドレスから順次データが読み出され、データバッファ
８を介してマイクロプロセッサ３に出力される。

【００４７】以上説明したように、本実施の形態におけ
るコンピュータシステム１にあっては、マイクロプロセ
ッサ３および外部入出力装置２が共有メモリ９にアクセ
スする際のアドレスを記憶する共通のレジスタ４ａを形
成した。

【００４８】そして、外部入出力装置２が共有メモリ９
にアクセスする場合には、マイクロプロセッサ３は共有
メモリ９のメモリアドレスの範囲外となるアドレスデー
タをアドレスデコーダ４に出力し、アドレスデコーダ４
は、入力されるアドレスデータが共有メモリ９のメモリ
アドレスの範囲外となることを検出した場合には、外部
入出力装置２からの共有メモリ９へのアクセスを示すセ
レクト信号を共有メモリ制御部５に出力し、そして、共
有メモリ制御部５は、アドレス生成部６に上記レジスタ
６ａの初期化を指示する初期化信号ＩＮＩＴを出力す
る。

【００４９】そして、アドレス生成部６は、初期化信号
ＩＮＩＴが入力されると、マイクロプロセッサ３からデ
ータバスを介して入力されるデータＤＡＴＡを、レジス
タ６ａの初期値として設定し、共有メモリ制御部５から
入力されるクロックＣＫに基づいて、かかるレジスタ６
ａのラッチ値を順次インクリメントしてこのラッチ値を
アドレスデータとして共有メモリ９に出力する構成であ
る。

【００５０】他方、マイクロプロセッサ３が共有メモリ
９にアクセスする場合には、マイクロプロセッサ３は共
有メモリ９のメモリアドレスの範囲内となるアドレスデ
ータをアドレスデコーダ４に出力し、アドレスデコーダ
４は、入力されるアドレスデータが共有メモリ９のメモ
リアドレスの範囲内となることを検出した場合には、外
部入出力装置２からの共有メモリ９へのアクセスを示す
セレクト信号を共有メモリ制御部５に出力し、そして、
共有メモリ制御部５は、アドレス生成部６にアドレスデ
ータが有効であることを示すデータストローブ信号を出
力する。

【００５１】そして、アドレス生成部６は、入力される
データストローブ信号のタイミングで、入力されるアド
レスデータを、レジスタ６ａに順次ラッチしてこのラッ
チ値をアドレスデータとして共有メモリ９に出力する構
成である。

【００５２】従って、外部入力装置２から共有メモリ９
にアクセスする場合に、マイクロプロセッサ３および外
部入出力装置２が共有メモリ９にアクセスする際のアド
レスを記憶するレジスタ６ａの初期値を、マイクロプロ
セッサ３からデータバスを介して入力されるデータをラ
ッチして設定する構成である故、外部入出力装置２から
共有メモリ９にアクセスするに際し、マイクロプロセッ
サ３によりかかるレジスタ６ａの初期値を設定でき、共
有メモリ９のアドレスの開始位置を自由に指定すること
が可能となる。

【００５３】また、外部入力装置２から共有メモリ９に
アクセスする場合において、アドレス生成部６は、上記
レジスタ６ａの初期値が設定された後は、共有メモリ制
御部５から入力されるクロックＣＫのタイミングでレジ
スタ６ａのラッチ値を順次インクリメントする構成であ
るため、外部入力装置２は、マイクロプロセッサ３を介
さずに、共有メモリ９とのデータのアクセスが可能とな
る。

【００５４】なお、上記した実施の形態の共有メモリ９
のアクセス方法は、外部入出力装置２が、衛星から受信
したテレメトリ信号等を共有メモリ９に格納するような
場合に用いることもできる。

【００５５】また、本実施の形態の外部入出力装置２に
は、マイクロプロセッサ３から見て外部にあるハードウ
ェア要素のすべてが含まれる。

【００５６】また、本実施の形態においては、外部入出
力装置２が共有メモリ９にアクセスするに際して、アド
レス生成部６は、レジスタ６ａの初期値として、マイク
ロプロセッサ３からデータバスを介して入力されるデー
タを、レジスタ６ａの初期値として設定する構成である
が、マイクロプロセッサ３からアドレスバスを介して入
力されるアドレスデータをレジスタ６ａの初期値として
設定する構成としても良い。

【００５７】（実施の形態２）以下、図２を参照して実
施の形態２を説明する。実施の形態２のコンピュータシ
ステムは、図１で示した実施の形態１のコンピュータシ
ステム１と同一の回路構成により構成されており、図１
と同一部分には同一符号を付し、共通する部分の説明は
省略し、特徴的な部分のみを説明する。

【００５８】実施の形態２のコンピュータシステムが、
実施の形態１のコンピュータシステムと異なる点は、外
部入出力装置２から共有メモリ９にアクセスするに場合
のアドレス生成部６内のレジスタ６ａの初期化の設定方
法が異なる。

【００５９】以下、実施の形態２において、外部入出力
装置２が共有メモリ９にアクセスする場合の動作をレジ
スタ６ａの初期化の設定を中心に説明する。

【００６０】先ず、外部入力装置２から、外部入力装置
２から共有メモリ制御部５に、共有メモリ９へのデータ
のＲｅａｄ／Ｗｒｉｔｅを指示する制御信号ＣＯＮＴが
出力されると共に、アドレス生成部６内のレジスタ６ａ
の初期化を指示するプリセット信号ＰＲＳがアドレス生
成部６に出力される。

【００６１】アドレス生成部６は、プリセット信号ＰＲ
Ｓが入力されると、マイクロプロセッサ３からデータバ
スを介して入力されるデータを、レジスタ６ａの初期値
として設定する。この際、共有メモリ制御部５は、共有
メモリ９に対して、Ｒｅａｄ／Ｗｒｉｔｅ信号（Ｒ／
Ｗ）を出力しない。そして、アドレス生成部６は、共有
メモリ制御部５から入力されるＣＫのタイミングで、レ
ジスタ６ａのレジスタ６ａのラッチ値を順次インクリメ
ントし、このラッチ値をアドレスデータＡＤＤＲＥＳＳ
として共有メモリ９に出力する。

【００６２】なお、共有メモリ制御部５による共有メモ
リ９に対するデータのＲｅａｄ／Ｗｒｉｔｅの制御は、
実施の形態１と同様であるので説明を省略する。また、
マイクロプロセッサ３からの共有メモリ９へのアクセス
する際の動作は、実施の形態１と同様であるためその説
明を省略する。

【００６３】以上説明したように本実施の形態において
は、外部入力装置２から共有メモリ９にアクセスするに
場合に、アドレス発生部６は、外部入力装置２からレジ
スタ６ａの初期化を指示するプリセット信号ＰＲＳが入
力されると、かかるレジスタ６ａの初期値として、マイ
クロプロセッサ３からデータバスを介して入力されるデ
ータをラッチして設定する構成であるため、外部入出力
装置２は直接、レジスタ６ａの初期化を指示することが
可能であり、また、マイクロプロセッサ３により、当該
レジスタ６ａの初期値を任意に設定することができ、そ
れ故、簡単な回路構成により、共有メモリ９のアクセス
開始領域を自由に設定することが可能となる。

【００６４】（実施の形態３）以下、図３を参照して実
施の形態３を説明する。実施の形態３に係るコンピュー
タシステムは、図１で示した実施の形態１および図２で
示した実施の形態２のコンピュータシステム１と同一の
回路構成により構成されており、図１および図２と同一
部分には同一符号を付し、共通する部分の説明は省略
し、特徴的な部分のみを説明する。

【００６５】実施の形態３のコンピュータシステムが、
実施の形態１のコンピュータシステムと異なる点は、外
部入出力装置２から共有メモリ９にアクセスするに場合
のアドレス生成部６内のレジスタ６ａの初期化の設定方
法が異なる。

【００６６】以下、実施の形態３において、外部入出力
装置２が共有メモリ９にアクセスする場合の動作をレジ
スタ６ａの初期化の設定を中心に説明する。

【００６７】先ず、外部入力装置２から共有メモリ制御
部５に、共有メモリ９へのデータのＲｅａｄ／Ｗｒｉｔ
ｅを指示する制御信号ＣＯＮＴが出力されると共に、ア
ドレス生成部６内のレジスタ６ａの初期化を指示するプ
リセット信号ＰＲＳがアドレス生成部６に出力される。

【００６８】アドレス生成部６は、プリセット信号ＰＲ
Ｓが入力されると、マイクロプロセッサ３からアドレス
バスを介して入力されるアドレスデータを、レジスタ６
ａの初期値として設定する。この際、共有メモリ制御部
５は、共有メモリ９に対して、Ｒｅａｄ／Ｗｒｉｔｅ信
号（Ｒ／Ｗ）を出力しない。そして、アドレス生成部６
は、共有メモリ制御部５から入力されるＣＫのタイミン
グで、レジスタ６ａのレジスタ６ａのラッチ値を順次イ
ンクリメントし、このラッチ値をアドレスデータＡＤＤ
ＲＥＳＳとして共有メモリ９に出力する。

【００６９】なお、共有メモリ制御部５による共有メモ
リ９に対するデータのＲｅａｄ／Ｗｒｉｔｅの制御は、
実施の形態１と同様であるので説明は省略する。また、
マイクロプロセッサ３からの共有メモリ９へのアクセス
する際の動作は、実施の形態１と同様であるためその説
明は省略する。

【００７０】以上説明したように本実施の形態において
は、外部入力装置２から共有メモリ９にアクセスするに
場合に、アドレス発生部６は、外部入力装置２からレジ
スタ６ａの初期化を指示するプリセット信号ＰＲＳが入
力されると、かかるレジスタ６ａの初期値として、マイ
クロプロセッサ３からアドレスバスを介して入力される
アドレスデータをラッチして設定する構成であるため、
外部入出力装置２は直接、レジスタ６ａの初期化を指示
することが可能であり、また、マイクロプロセッサ３に
より、当該レジスタ６ａの初期値を任意に設定すること
ができ、それ故、簡単な回路構成により、共有メモリ９
のアクセス開始領域を自由に設定することが可能とな
る。

【００７１】

【発明の効果】請求項１記載の発明によれば、外部入力
装置が共有メモリにアクセスする場合に、マイクロプロ
セッサにより、共有メモリのアドレスを記憶するレジス
タの初期値を任意に設定することができ、それ故、共有
メモリのアクセス開始領域を自由に設定することが可能
となるという効果を奏する。

【００７２】また、請求項２記載の発明によれば、外部
入力装置が共有メモリにアクセスする場合に、マイクロ
プロセッサにより、共有メモリのアドレスを記憶するレ
ジスタの初期値を任意に設定することができ、それ故、
簡単な回路構成により、共有メモリのアクセス開始領域
を自由に設定することが可能となるという効果を奏す
る。

【００７３】また、請求項３記載の発明によれば、外部
入力装置が共有メモリにアクセスする場合に、外部入出
力装置は直接、共有メモリにアクセスするアドレスを記
憶するレジスタの初期化を指示することが可能であり、
また、マイクロプロセッサにより、当該レジスタの初期
値を任意に設定することができ、それ故、簡単な回路構
成により、共有メモリのアクセス開始領域を自由に設定
することが可能となるという効果を奏する。

【００７４】また、請求項４記載の発明によれば、外部
入力装置が共有メモリにアクセスする場合に、外部入出
力装置は直接、共有メモリにアクセスするアドレスを記
憶するレジスタの初期化を指示することが可能であり、
また、マイクロプロセッサにより、当該レジスタの初期
値を任意に設定することができ、それ故、共有メモリの
アクセス開始領域を自由に設定することが可能となると
いう効果を奏する。

【００７５】また、請求項５記載の発明によれば、上記
請求項１〜４のいずれか一つに記載の発明の効果に加え
て、外部入出力装置が共有メモリにアクセスする場合
に、共有メモリにアクセスするアドレスを記憶するレジ
スタの初期値が設定された後は、入力されるクロックに
基づいて当該レジスタのラッチ値を順次インクリメント
する構成であるため、外部入出力装置は、当該レジスタ
の初期値が設定された後は、マイクロプロセッサを介さ
ずに共有メモリとのデータのアクセスが可能となる。

【図面の簡単な説明】

【図１】本発明に係る共有メモリ制御装置を適用した実
施の形態１のコンピュータシステムの要部構成を示すブ
ロック図である。

【図２】本発明に係る共有メモリ制御装置を適用した実
施の形態２のコンピュータシステムの要部構成を示すブ
ロック図である。

【図３】本発明に係る共有メモリ制御装置を適用した実
施の形態３のコンピュータシステムの要部構成を示すブ
ロック図である。

【図４】従来における共有メモリ制御装置の構成を示す
ブロック図である。

【符号の説明】

１ コンピュータシステム ２ 外部入出力装置 ３ マイクロプロセッサ ４ アドレスデコーダ ５ 共有メモリ制御部 ６ アドレス生成部 ６ａ レジスタ ７ データバッファ ８ データバッファ ９ 共有メモリ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサおよび外部入出力装
   置により共通にアクセスできる共有メモリに対してデー
   タの読出し／書込みを制御する共有メモリ制御装置にお
   いて、 前記マイクロプロセッサ若しくは前記外部入出力装置が
   前記共有メモリにアクセスする際の当該共有メモリにア
   クセスするアドレスを記憶するレジスタと、 前記レジスタのラッチ値を前記共有メモリにアクセスす
   るアドレスとして出力する一方、前記外部入出力装置が
   当該共有メモリにアクセスする場合において、外部から
   当該レジスタの初期化を指示する初期化指示信号が入力
   された場合に、前記マイクロプロセッサから入力される
   データを当該レジスタの初期値として設定するアドレス
   生成手段と、 を備えたことを特徴とする共有メモリ制御装置。
2. 【請求項２】 マイクロプロセッサおよび外部入出力装
   置により共通にアクセスできる共有メモリに対してデー
   タの読出し／書込みを制御する共有メモリ制御装置にお
   いて、 前記マイクロプロセッサ若しくは前記外部入出力装置が
   前記共有メモリにアクセスする際の当該共有メモリにア
   クセスするアドレスを記憶するレジスタと、 前記外部入出力装置からの前記共有メモリへのアクセス
   を検出して、検出結果を示すセレクト信号を出力するア
   クセス検出手段と、 前記アクセス検出手段から前記外部入出力装置からの前
   記共有メモリへのアクセスを示すセレクト信号が入力さ
   れた場合に、前記レジスタの初期化を指示する初期化指
   示信号を出力する共有メモリ制御手段と、 前記レジスタのラッチ値を前記共有メモリにアクセスす
   るアドレスとして出力する一方、前記共有メモリ制御手
   段から当該レジスタの初期化を指示する初期化指示信号
   が入力された場合に、前記マイクロプロセッサから入力
   されるデータを当該レジスタの初期値として設定するア
   ドレス生成手段と、 を備えたことを特徴とする共有メモリ制御装置。
3. 【請求項３】 マイクロプロセッサおよび外部入出力装
   置により共通にアクセスできる共有メモリに対してデー
   タの読出し／書込みを制御する共有メモリ制御装置にお
   いて、 前記マイクロプロセッサ若しくは前記外部入出力装置が
   前記共有メモリにアクセスする際の当該共有メモリのア
   クセスするアドレスを記憶するレジスタと、 前記レジスタのラッチ値を前記共有メモリにアクセスす
   るアドレスとして出力する一方、前記外部入出力装置が
   当該共有メモリにアクセスする場合において、前記外部
   入出力装置から当該レジスタの初期化を指示する初期化
   指示信号が入力された場合に、前記マイクロプロセッサ
   からデータバスを介して入力されるデータを当該レジス
   タの初期値として設定するアドレス生成手段と、 を備えたことを特徴とする共有メモリ制御装置。
4. 【請求項４】 マイクロプロセッサおよび外部入出力装
   置により共通にアクセスできる共有メモリに対してデー
   タの読出し／書込みを制御する共有メモリ制御装置にお
   いて、 前記マイクロプロセッサ若しくは前記外部入出力装置が
   前記共有メモリにアクセスする際の当該共有メモリにア
   クセスするアドレスを記憶するレジスタと、 前記レジスタのラッチ値を前記共有メモリにアクセスす
   るアドレスとして出力する一方、前記外部入出力装置が
   当該共有メモリにアクセスする場合において、前記外部
   入出力装置から当該レジスタの初期化を指示する初期化
   指示信号が入力された場合に、前記マイクロプロセッサ
   からアドレスバスを介して入力されるアドレスデータを
   当該レジスタの初期値として設定するアドレス生成手段
   と、 を備えたことを特徴とする共有メモリ制御装置。
5. 【請求項５】 前記アドレス生成手段は、前記外部入出
   力装置が前記共有メモリにアクセスする場合において、
   前記初期値が設定された前記レジスタを、外部から入力
   されるクロックに基づいてインクリメントして得られる
   ラッチ値を、当該記共有メモリに、アクセスするアドレ
   スとして出力することを特徴とする請求項１〜４のいず
   れか一つに記載の共有メモリ制御装置。