JP3251237B2 - Ｓｄｒａｍにおける再プログラミング方法 - Google Patents
Ｓｄｒａｍにおける再プログラミング方法Info
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- JP3251237B2 JP3251237B2 JP16439598A JP16439598A JP3251237B2 JP 3251237 B2 JP3251237 B2 JP 3251237B2 JP 16439598 A JP16439598 A JP 16439598A JP 16439598 A JP16439598 A JP 16439598A JP 3251237 B2 JP3251237 B2 JP 3251237B2
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Description
【０００１】
【発明の属する技術分野】本発明は、特にＳＤＲＡＭに
おける再プログラミング方法に属する。
おける再プログラミング方法に属する。
【０００２】
【従来の技術】従来から、高集積化、低消費電力化が可
能なことからＤＲＡＭが開発、提供されている。さらに
バースト転送速度を改善するために、ＳＤＲＡＭが多用
されている。斯かるＳＤＲＡＭはクロック数とデータの
対応が決まっており無駄の無い制御と高速転送速度が得
られる物である。
能なことからＤＲＡＭが開発、提供されている。さらに
バースト転送速度を改善するために、ＳＤＲＡＭが多用
されている。斯かるＳＤＲＡＭはクロック数とデータの
対応が決まっており無駄の無い制御と高速転送速度が得
られる物である。
【０００３】ＳＤＲＡＭもＤＲＡＭの一種であるから、
情報を再プログラミングするための回路が必要となる。
情報を再プログラミングするための回路が必要となる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来
は、ＳＤＲＡＭ内のモード設定レジスタの内容を蓄えて
おくレジスタを持たず、外部からのコマンドに従いその
都度モード設定を行っていた為、ＤＲＡＭよりは高速で
あるが、より高速なＣＰＵが開発・提供されている現状
においてはアクセス時間の遅いという問題点があった。
は、ＳＤＲＡＭ内のモード設定レジスタの内容を蓄えて
おくレジスタを持たず、外部からのコマンドに従いその
都度モード設定を行っていた為、ＤＲＡＭよりは高速で
あるが、より高速なＣＰＵが開発・提供されている現状
においてはアクセス時間の遅いという問題点があった。
【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、アクセス時間を短
縮することができるＳＤＲＡＭにおける再プログラミン
グ方法を提供する点にある。
のであり、その目的とするところは、アクセス時間を短
縮することができるＳＤＲＡＭにおける再プログラミン
グ方法を提供する点にある。
【０００６】
【課題を解決するための手段】請求項１記載の本発明の
要旨は、バースト長等のモード設定を外部からのコマン
ド入力により設定されることを期待するモードレジスタ
を有するＳＤＲＡＭにおける再プログラミング方法であ
って、ＳＤＲＡＭ内部のモードレジスタに設定されてい
る情報と同じ情報を他のレジスタに蓄えておき、外部か
らの要求があらかじめ前記他のレジスタに蓄えておいた
情報と異なるときだけＳＤＲＡＭに対してモードレジス
タの設定を行うことを特徴とする、ＳＤＲＡＭにおける
再プログラミング方法に存する。請求項２記載の本発明
の要旨は、バースト長等のモード設定を外部からのコマ
ンド入力により設定されることを期待するモードレジス
タを有するＳＤＲＡＭにおける再プログラミング方法で
あって、外部からのコマンドａの入力により、モード設
定に必要なモード設定情報ｄに変換し、直前のサイクル
のモード設定値を表わす前回モード設定値ｅと前記モー
ド設定情報ｄを比較し、前回モード設定値ｅと前記モー
ド設定情報ｄとが異なる場合には、モード不一致信号ｆ
を送出し、モード設定を含む制御信号を出力し、一致し
た場合には、モード一致信号ｇを送出し、モード設定を
含まない制御信号を出力することを特徴とする、ＳＤＲ
ＡＭにおける再プログラミング方法に存する。請求項３
記載の本発明の要旨は、外部からのコマンドの入力によ
り変換された、モード設定に必要なモード設定情報と直
前のサイクルのロウアドレスをレジスタに蓄えておき、
前記モード設定と前記ロウアドレスが共に直前のサイク
ルと一致した場合は、コラムアドレスから出力すること
を特徴とした請求項２記載の、ＳＤＲＡＭにおける再プ
ログラミングに存する。請求項４記載の本発明の要旨
は、バースト長等の設定を外部からのコマンド入力によ
り設定されることを期待するモードレジスタを有するＳ
ＤＲＡＭに適用される、前記モードレジスタとは別途に
設けられるＳＤＲＡＭの制御回路であって、外部からの
コマンドａの入力により、モード設定に必要なモード設
定情報ｄに変換するデコード部１と、該デコード部１か
らの前記モード設定情報ｄを制御信号生成部４からのア
クセス終了信号ｈのタイミングでラッチするレジスタ部
２と、該レジスタ部２からの直前のサイクルのモード設
定値を表わす前回モード設定値ｅと前記デコード部１か
らのモード設定情報ｄを比較し、両者が異なる場合、モ
ード不一致信号ｆを送出し、両者が一致する場合にはモ
ード一致信号ｇを送出する比較部３と、該比較部３から
送出されたモード不一致信号ｆを受けとると前記モード
設定を含む制御信号を出力し、モード一致信号ｇを受け
取ると前記モード設定を含まない制御信号を出力する制
御信号生成部４とを備えたことを特徴とする、ＳＤＲＡ
Ｍの制御回路に存する。請求項５記載の本発明の要旨
は、前記レジスタ部２は、バースト長等の設定を外部か
らのコマンド入力により設定されることを期待するモー
ドレジスタを有するＳＤＲＡＭに用いられる、前記モー
ドレジスタとは別途に設けられるレジスタを有し、別途
に設けられる該レジスタはＳＤＲＡＭ内部のモードレジ
スタに設定されている情報と同じ情報を蓄え、該情報と
外部からの要求とが異なるときだけＳＤＲＡＭに対して
モードレジスタの設定を行うことを特徴とする、請求項
４に記載のＳＤＲＡＭの制御回路に存する。請求項６記
載の本発明の要旨は、前記レジスタ部は、前記モード設
定情報と直前のサイクルのロウアドレスを蓄え、前記モ
ード設定と前記ロウアドレスが共に直前のサイクルと一
致した場合は、コラムアドレスから出力することを特徴
とする、請求項４又は５記載のＳＤＲＡＭの制御回路に
存する。
要旨は、バースト長等のモード設定を外部からのコマン
ド入力により設定されることを期待するモードレジスタ
を有するＳＤＲＡＭにおける再プログラミング方法であ
って、ＳＤＲＡＭ内部のモードレジスタに設定されてい
る情報と同じ情報を他のレジスタに蓄えておき、外部か
らの要求があらかじめ前記他のレジスタに蓄えておいた
情報と異なるときだけＳＤＲＡＭに対してモードレジス
タの設定を行うことを特徴とする、ＳＤＲＡＭにおける
再プログラミング方法に存する。請求項２記載の本発明
の要旨は、バースト長等のモード設定を外部からのコマ
ンド入力により設定されることを期待するモードレジス
タを有するＳＤＲＡＭにおける再プログラミング方法で
あって、外部からのコマンドａの入力により、モード設
定に必要なモード設定情報ｄに変換し、直前のサイクル
のモード設定値を表わす前回モード設定値ｅと前記モー
ド設定情報ｄを比較し、前回モード設定値ｅと前記モー
ド設定情報ｄとが異なる場合には、モード不一致信号ｆ
を送出し、モード設定を含む制御信号を出力し、一致し
た場合には、モード一致信号ｇを送出し、モード設定を
含まない制御信号を出力することを特徴とする、ＳＤＲ
ＡＭにおける再プログラミング方法に存する。請求項３
記載の本発明の要旨は、外部からのコマンドの入力によ
り変換された、モード設定に必要なモード設定情報と直
前のサイクルのロウアドレスをレジスタに蓄えておき、
前記モード設定と前記ロウアドレスが共に直前のサイク
ルと一致した場合は、コラムアドレスから出力すること
を特徴とした請求項２記載の、ＳＤＲＡＭにおける再プ
ログラミングに存する。請求項４記載の本発明の要旨
は、バースト長等の設定を外部からのコマンド入力によ
り設定されることを期待するモードレジスタを有するＳ
ＤＲＡＭに適用される、前記モードレジスタとは別途に
設けられるＳＤＲＡＭの制御回路であって、外部からの
コマンドａの入力により、モード設定に必要なモード設
定情報ｄに変換するデコード部１と、該デコード部１か
らの前記モード設定情報ｄを制御信号生成部４からのア
クセス終了信号ｈのタイミングでラッチするレジスタ部
２と、該レジスタ部２からの直前のサイクルのモード設
定値を表わす前回モード設定値ｅと前記デコード部１か
らのモード設定情報ｄを比較し、両者が異なる場合、モ
ード不一致信号ｆを送出し、両者が一致する場合にはモ
ード一致信号ｇを送出する比較部３と、該比較部３から
送出されたモード不一致信号ｆを受けとると前記モード
設定を含む制御信号を出力し、モード一致信号ｇを受け
取ると前記モード設定を含まない制御信号を出力する制
御信号生成部４とを備えたことを特徴とする、ＳＤＲＡ
Ｍの制御回路に存する。請求項５記載の本発明の要旨
は、前記レジスタ部２は、バースト長等の設定を外部か
らのコマンド入力により設定されることを期待するモー
ドレジスタを有するＳＤＲＡＭに用いられる、前記モー
ドレジスタとは別途に設けられるレジスタを有し、別途
に設けられる該レジスタはＳＤＲＡＭ内部のモードレジ
スタに設定されている情報と同じ情報を蓄え、該情報と
外部からの要求とが異なるときだけＳＤＲＡＭに対して
モードレジスタの設定を行うことを特徴とする、請求項
４に記載のＳＤＲＡＭの制御回路に存する。請求項６記
載の本発明の要旨は、前記レジスタ部は、前記モード設
定情報と直前のサイクルのロウアドレスを蓄え、前記モ
ード設定と前記ロウアドレスが共に直前のサイクルと一
致した場合は、コラムアドレスから出力することを特徴
とする、請求項４又は５記載のＳＤＲＡＭの制御回路に
存する。
【０００７】すなわち、本発明は、バースト長、バース
トタイプ、ＣＡＳレイテンシの設定を外部からのコマン
ド入力により設定されることを期待するモードレジスタ
を有するＳＤＲＡＭに対して、ＳＤＲＡＭ内部のモード
レジスタに設定されている情報と同じ情報をレジスタに
蓄えておき、外部からの要求がレジスタの情報と異なる
ときだけＳＤＲＡＭに対してモードレジスタの設定を行
い、再プログラミングの時間を短縮するものである。
トタイプ、ＣＡＳレイテンシの設定を外部からのコマン
ド入力により設定されることを期待するモードレジスタ
を有するＳＤＲＡＭに対して、ＳＤＲＡＭ内部のモード
レジスタに設定されている情報と同じ情報をレジスタに
蓄えておき、外部からの要求がレジスタの情報と異なる
ときだけＳＤＲＡＭに対してモードレジスタの設定を行
い、再プログラミングの時間を短縮するものである。
【０００８】実施の形態で参照する図１を用いて説明す
ると、外部からのコマンドａの入力により、デコード部
１はモード設定に必要なモード設定情報ｄに変換する。
比較部３はレジスタ部２からの直前のサイクルのモード
設定値を表わす前回モード設定値ｅと前記デコード部１
からのモード設定情報ｄを比較して異なる場合、モード
不一致信号ｆを制御信号生成部４へ送出し制御信号生成
部４からモード設定を含む制御信号を出力する。また、
前記比較部３でレジスタ部２からの前回モード設定値ｅ
とデコード部１からのモード設定情報ｄの比較結果が一
致の場合はモード一致信号ｇを制御信号生成部４へ送出
し、制御信号生成部４からモード設定を含まない制御信
号を出力する。これにより、不要なモード設定を行うこ
となく、外部からのＳＤＲＡＭアクセス要求を実行でき
る。
ると、外部からのコマンドａの入力により、デコード部
１はモード設定に必要なモード設定情報ｄに変換する。
比較部３はレジスタ部２からの直前のサイクルのモード
設定値を表わす前回モード設定値ｅと前記デコード部１
からのモード設定情報ｄを比較して異なる場合、モード
不一致信号ｆを制御信号生成部４へ送出し制御信号生成
部４からモード設定を含む制御信号を出力する。また、
前記比較部３でレジスタ部２からの前回モード設定値ｅ
とデコード部１からのモード設定情報ｄの比較結果が一
致の場合はモード一致信号ｇを制御信号生成部４へ送出
し、制御信号生成部４からモード設定を含まない制御信
号を出力する。これにより、不要なモード設定を行うこ
となく、外部からのＳＤＲＡＭアクセス要求を実行でき
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。先ず、図１の構成要素につ
いて説明する。デコード部１は、外部からのコマンドａ
の入力により、ＳＤＲＡＭのモード設定に必要なモード
設定情報ｄを出力する。
に基づいて詳細に説明する。先ず、図１の構成要素につ
いて説明する。デコード部１は、外部からのコマンドａ
の入力により、ＳＤＲＡＭのモード設定に必要なモード
設定情報ｄを出力する。
【００１０】レジスタ部２は、デコード部１からのモー
ド設定情報ｄを制御信号生成部４からのアクセス終了信
号ｈのタイミングでラッチし、比較部３へ前回モード設
定値ｅとして出力し続ける。
ド設定情報ｄを制御信号生成部４からのアクセス終了信
号ｈのタイミングでラッチし、比較部３へ前回モード設
定値ｅとして出力し続ける。
【００１１】比較部３は、レジスタ部２からの前回モー
ド設定値ｅとデコード部１からのモード設定情報ｄとを
比較し一致の場合はモード一致信号ｇを、不一致の場合
はモード不一致信号ｆを制御信号生成部４へ出力する。
ド設定値ｅとデコード部１からのモード設定情報ｄとを
比較し一致の場合はモード一致信号ｇを、不一致の場合
はモード不一致信号ｆを制御信号生成部４へ出力する。
【００１２】制御信号生成部４は、外部からのアドレス
ｂ、リード／ライト信号ｃ、およびデコード部１からの
モード設定情報ｄにより、ＳＤＲＡＭの制御に必要なア
ドレスｉ、ローアドレスストローブｊ、コラムアドレス
ストローブｋ、ライトイネーブルｌ、チップセレクトｍ
を出力する。
ｂ、リード／ライト信号ｃ、およびデコード部１からの
モード設定情報ｄにより、ＳＤＲＡＭの制御に必要なア
ドレスｉ、ローアドレスストローブｊ、コラムアドレス
ストローブｋ、ライトイネーブルｌ、チップセレクトｍ
を出力する。
【００１３】このとき、比較部３からのモード不一致信
号ｆが入力されているとき、アドレスｉからのローアド
レスとコラムアドレスの出力に先駆けて、モード設定を
行い、モード一致信号ｇが入力されているとき、モード
設定は行わず、アドレスｉからはローアドレスとコラム
アドレスを出力する。
号ｆが入力されているとき、アドレスｉからのローアド
レスとコラムアドレスの出力に先駆けて、モード設定を
行い、モード一致信号ｇが入力されているとき、モード
設定は行わず、アドレスｉからはローアドレスとコラム
アドレスを出力する。
【００１４】また、外部からのリード／ライト信号ｃが
ライトのときは、外部からのライトデータｎをＳＤＲＡ
Ｍに対するコラムアドレスの出力タイミングに合わせて
ライトデータｏとして出力し、リードのときは、ＳＤＲ
ＡＭからのリードデータｐをＣＡＳレイテンシのタイミ
ングでモード設定時指定したバースト長分サンプリング
してリードデータｑとして外部に出力する。
ライトのときは、外部からのライトデータｎをＳＤＲＡ
Ｍに対するコラムアドレスの出力タイミングに合わせて
ライトデータｏとして出力し、リードのときは、ＳＤＲ
ＡＭからのリードデータｐをＣＡＳレイテンシのタイミ
ングでモード設定時指定したバースト長分サンプリング
してリードデータｑとして外部に出力する。
【００１５】なお、制御信号生成部から外部ＳＤＲＡＭ
に対する出力信号およびリード時のデータの取り込み
は、ＳＤＲＡＭに供給されるクロックと同位相のクロッ
クｘに同期して行われる。
に対する出力信号およびリード時のデータの取り込み
は、ＳＤＲＡＭに供給されるクロックと同位相のクロッ
クｘに同期して行われる。
【００１６】次に図２の構成要素について説明する。
【００１７】ここで用いる信号は図１中のＳＤＲＡＭに
対して出力される信号であり、モード設定が必要な場合
のバースト長が”１”のライトサイクルのタイミングを
表わしている。最後に図３の構成要素について説明す
る。ここで用いる信号も図１中のＳＤＲＡＭに対して出
力される信号であり、モード設定を行わない場合のバー
スト長が”１”のライトサイクルのタイミングを表わし
ている。
対して出力される信号であり、モード設定が必要な場合
のバースト長が”１”のライトサイクルのタイミングを
表わしている。最後に図３の構成要素について説明す
る。ここで用いる信号も図１中のＳＤＲＡＭに対して出
力される信号であり、モード設定を行わない場合のバー
スト長が”１”のライトサイクルのタイミングを表わし
ている。
【００１８】次に、図１のブロックの動作について説明
する。ＳＤＲＡＭに対して、データの書き込みおよび読
み出しを要求する外部のデバイスは、データの長さを表
わすバースト長、バースト長が２／４／８のときデータ
の書き込みあるいは読み出しの順序を指定するバースト
タイプ、リード時のリードデータのサンプリングタイミ
ングを示すＣＡＳレイテンシの情報をコマンドａとし
て、アクセスしたいアドレスをアドレスｂとして、読み
出しか書き込みかをリード／ライト信号ｃとして外部か
ら入力する。
する。ＳＤＲＡＭに対して、データの書き込みおよび読
み出しを要求する外部のデバイスは、データの長さを表
わすバースト長、バースト長が２／４／８のときデータ
の書き込みあるいは読み出しの順序を指定するバースト
タイプ、リード時のリードデータのサンプリングタイミ
ングを示すＣＡＳレイテンシの情報をコマンドａとし
て、アクセスしたいアドレスをアドレスｂとして、読み
出しか書き込みかをリード／ライト信号ｃとして外部か
ら入力する。
【００１９】デコード部１は、外部から入力されたコマ
ンドａをＳＤＲＡＭのモード設定に必要な情報に変換し
てモード設定情報ｄとしてレジスタ部２、比較部３、お
よび制御信号生成部４へ出力する。
ンドａをＳＤＲＡＭのモード設定に必要な情報に変換し
てモード設定情報ｄとしてレジスタ部２、比較部３、お
よび制御信号生成部４へ出力する。
【００２０】前記デコード部１から出力されたモード設
定情報ｄの入力データを、レジスタ部２は制御信号生成
部４からＳＤＲＡＭへのアクセスの終了時毎に出力され
るアクセス終了信号ｈの入力タイミングでラッチし、比
較部３へ前回モード設定値ｅとして出力し続ける。
定情報ｄの入力データを、レジスタ部２は制御信号生成
部４からＳＤＲＡＭへのアクセスの終了時毎に出力され
るアクセス終了信号ｈの入力タイミングでラッチし、比
較部３へ前回モード設定値ｅとして出力し続ける。
【００２１】また、比較部３は、デコード部１からのモ
ード設定情報ｄとレジスタ部３からの前回モード設定値
ｅとを比較し、両者が一致しているときはモード一致信
号ｇを、不一致のときはモード不一致信号ｆを制御信号
生成部４へ出力する。
ード設定情報ｄとレジスタ部３からの前回モード設定値
ｅとを比較し、両者が一致しているときはモード一致信
号ｇを、不一致のときはモード不一致信号ｆを制御信号
生成部４へ出力する。
【００２２】制御信号生成部４は、外部からのアドレス
ｂ、リード／ライト信号ｃおよびライト時はライトデー
タｎの入力により、アドレスｉにローアドレスとコラム
アドレスをのせて、ローアドレスストローブｊ、コラム
アドレスストローブｋ，ライトイネーブルｌ、チップセ
レクトｍと共に外部ＳＤＲＡＭに出力する。
ｂ、リード／ライト信号ｃおよびライト時はライトデー
タｎの入力により、アドレスｉにローアドレスとコラム
アドレスをのせて、ローアドレスストローブｊ、コラム
アドレスストローブｋ，ライトイネーブルｌ、チップセ
レクトｍと共に外部ＳＤＲＡＭに出力する。
【００２３】また、リード／ライト信号がライトの時は
ライトデータｎをコラムアドレスの出力タイミングでラ
イトデータｏとして出力し、リード時はＣＡＳレイテン
シに応じたタイミングでリードデータｐをサンプリング
し、リードデータｑとして外部に出力する。
ライトデータｎをコラムアドレスの出力タイミングでラ
イトデータｏとして出力し、リード時はＣＡＳレイテン
シに応じたタイミングでリードデータｐをサンプリング
し、リードデータｑとして外部に出力する。
【００２４】このとき、比較部３からモード不一致信号
ｆが制御信号生成部４に入力されていた場合は、前回の
アクセスとは異なるモード設定でＳＤＲＡＭを動作させ
なければならないとみなし、ローアドレスとコラムアド
レスの出力に先駆けてデコード部１からのモード設定情
報ｄをアドレスｉにのせて、モード設定を行う。
ｆが制御信号生成部４に入力されていた場合は、前回の
アクセスとは異なるモード設定でＳＤＲＡＭを動作させ
なければならないとみなし、ローアドレスとコラムアド
レスの出力に先駆けてデコード部１からのモード設定情
報ｄをアドレスｉにのせて、モード設定を行う。
【００２５】また、比較部３からモード一致信号が制御
信号生成部４に入力されていた場合は、前回のアクセス
が今回のアクセスのタイプと同じタイプのアクセスとみ
なし、モード設定を行わない。
信号生成部４に入力されていた場合は、前回のアクセス
が今回のアクセスのタイプと同じタイプのアクセスとみ
なし、モード設定を行わない。
【００２６】なお、ＳＤＲＡＭに対して出力されるアド
レスｉ、ローアドレスストローブｊ、コラムアドレスス
トローブｋ、ライトイネーブルｌ，チップセレクトｍ，
および、ライトデータｏの出力タイミングとリード時の
リードデータｐの取り込みはクロックｘに同期して行わ
れる。
レスｉ、ローアドレスストローブｊ、コラムアドレスス
トローブｋ、ライトイネーブルｌ，チップセレクトｍ，
および、ライトデータｏの出力タイミングとリード時の
リードデータｐの取り込みはクロックｘに同期して行わ
れる。
【００２７】これにより、外部デバイスからのＳＤＲＡ
Ｍに対するアクセス要求に対して、不必要なモード設定
を行わず、処理時間の短縮を図ることができる。
Ｍに対するアクセス要求に対して、不必要なモード設定
を行わず、処理時間の短縮を図ることができる。
【００２８】図２にモード設定を行う場合のバースト
長”１”のライトサイクルのタイミングを、図３にモー
ド設定を行わない場合のバースト長”１”のライトサイ
クルのタイミングを示す。図２と図３の比較からもわか
るように、この場合モード設定を行わない場合はモード
設定を行う場合に対して、２クロックのモード設定時間
を短縮できている。
長”１”のライトサイクルのタイミングを、図３にモー
ド設定を行わない場合のバースト長”１”のライトサイ
クルのタイミングを示す。図２と図３の比較からもわか
るように、この場合モード設定を行わない場合はモード
設定を行う場合に対して、２クロックのモード設定時間
を短縮できている。
【００２９】なお、本発明の応用例として、モードレジ
スタへの不必要な再プログラミングを行うだけでなく、
ロウアドレスについても直前のサイクルの履歴をレジス
タに蓄えておき、モード設定とロウアドレスが共に直前
のサイクルと一致した場合は、コラムアドレスから出力
でき、さらにＳＤＲＡＭに対するアクセス時間を短縮で
きる。
スタへの不必要な再プログラミングを行うだけでなく、
ロウアドレスについても直前のサイクルの履歴をレジス
タに蓄えておき、モード設定とロウアドレスが共に直前
のサイクルと一致した場合は、コラムアドレスから出力
でき、さらにＳＤＲＡＭに対するアクセス時間を短縮で
きる。
【００３０】また、本実施の形態においてはＳＤＲＡＭ
に適用したが、本発明はそれに限定されることなく、本
発明を実施する上で好適なＤＲＡＭにすることができ
る。
に適用したが、本発明はそれに限定されることなく、本
発明を実施する上で好適なＤＲＡＭにすることができ
る。
【００３１】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００３２】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００３３】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。簡単な回路により、Ｓ
ＤＲＡＭにアクセスする際の不必要なモードレジスタへ
の再プログラミングを行わず、アクセス時間の短縮がで
きる。その理由は、前回のアクセスした際のモード設定
情報をレジスタに蓄えておき、モード設定を行う必要の
有無を判断し、再プログラミングを行うためである。
で、以下に掲げる効果を奏する。簡単な回路により、Ｓ
ＤＲＡＭにアクセスする際の不必要なモードレジスタへ
の再プログラミングを行わず、アクセス時間の短縮がで
きる。その理由は、前回のアクセスした際のモード設定
情報をレジスタに蓄えておき、モード設定を行う必要の
有無を判断し、再プログラミングを行うためである。
【図１】本発明の実施の形態に係るＳＤＲＡＭにおける
再プログラミング方法のブロック図である。
再プログラミング方法のブロック図である。
【図２】図１に示すＳＤＲＡＭにおける再プログラミン
グ方法の、モード設定を行う場合のタイミングチャート
である。
グ方法の、モード設定を行う場合のタイミングチャート
である。
【図３】図１に示すＳＤＲＡＭにおける再プログラミン
グ方法の、モード設定を行わない場合のタイミングチャ
ートである。
グ方法の、モード設定を行わない場合のタイミングチャ
ートである。
１ デコード部 ２ レジスタ部 ３ 比較部 ４ 制御信号生成部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−297606（ＪＰ，Ａ) 特開 平11−53252（ＪＰ，Ａ) 特開 平７−248963（ＪＰ，Ａ) 特開 平10−340578（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G11C 11/401
Claims (6)
- 【請求項１】 バースト長等のモード設定を外部からの
コマンド入力により設定されることを期待するモードレ
ジスタを有するＳＤＲＡＭにおける再プログラミング方
法であって、 ＳＤＲＡＭ内部のモードレジスタに設定されている情報
と同じ情報を他のレジスタに蓄えておき、外部からの要
求があらかじめ前記他のレジスタに蓄えておいた情報と
異なるときだけＳＤＲＡＭに対してモードレジスタの設
定を行うことを特徴とする、ＳＤＲＡＭにおける再プロ
グラミング方法。 - 【請求項２】 バースト長等のモード設定を外部からの
コマンド入力により設定されることを期待するモードレ
ジスタを有するＳＤＲＡＭにおける再プログラミング方
法であって、 外部からのコマンドａの入力により、モード設定に必要
なモード設定情報ｄに変換し、 直前のサイクルのモード設定値を表わす前回モード設定
値ｅと前記モード設定情報ｄを比較し、 前回モード設定値ｅと前記モード設定情報ｄとが異なる
場合には、モード不一致信号ｆを送出し、モード設定を
含む制御信号を出力し、 一致した場合には、モード一致信号ｇを送出し、モード
設定を含まない制御信号を出力することを特徴とする、
ＳＤＲＡＭにおける再プログラミング方法。 - 【請求項３】 外部からのコマンドの入力により変換さ
れた、モード設定に必要なモード設定情報と直前のサイ
クルのロウアドレスをレジスタに蓄えておき、 前記モード設定と前記ロウアドレスが共に直前のサイク
ルと一致した場合は、コラムアドレスから出力すること
を特徴とした請求項２記載の、ＳＤＲＡＭにおける再プ
ログラミング方法。 - 【請求項４】 バースト長等の設定を外部からのコマン
ド入力により設定されることを期待するモードレジスタ
を有するＳＤＲＡＭに適用される、前記モードレジスタ
とは別途に設けられるＳＤＲＡＭの制御回路であって、 外部からのコマンドａの入力により、モード設定に必要
なモード設定情報ｄに変換するデコード部１と、該デコード部１からの前記モード設定情報ｄを制御信号
生成部４からのアクセス終了信号ｈのタイミングでラッ
チするレジスタ部２と、 該 レジスタ部２からの直前のサイクルのモード設定値を
表わす前回モード設定値ｅと前記デコード部１からのモ
ード設定情報ｄを比較し、両者が異なる場合、モード不
一致信号ｆを送出し、両者が一致する場合にはモード一
致信号ｇを送出する比較部３と、 該比較部３から送出されたモード不一致信号ｆを受けと
ると前記モード設定を含む制御信号を出力し、モード一
致信号ｇを受け取ると前記モード設定を含まない制御信
号を出力する制御信号生成部４とを備えたことを特徴と
する、ＳＤＲＡＭの制御回路。 - 【請求項５】 前記レジスタ部２は、バースト長等の設
定を外部からのコマンド入力により設定されることを期
待するモードレジスタを有するＳＤＲＡＭに用いられ
る、前記モードレジスタとは別途に設けられるレジスタ
を有し、別途に設けられる該レジスタは ＳＤＲＡＭ内部のモード
レジスタに設定されている情報と同じ情報を蓄え、 該情報と外部からの要求とが異なるときだけＳＤＲＡＭ
に対してモードレジスタの設定を行うことを特徴とす
る、請求項４に記載のＳＤＲＡＭの制御回路。 - 【請求項６】 前記レジスタ部は、前記モード設定情報
と直前のサイクルのロウアドレスを蓄え、 前記モード設定と前記ロウアドレスが共に直前のサイク
ルと一致した場合は、コラムアドレスから出力すること
を特徴とする、請求項４又は５記載のＳＤＲＡＭの制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16439598A JP3251237B2 (ja) | 1998-05-29 | 1998-05-29 | Ｓｄｒａｍにおける再プログラミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16439598A JP3251237B2 (ja) | 1998-05-29 | 1998-05-29 | Ｓｄｒａｍにおける再プログラミング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345487A JPH11345487A (ja) | 1999-12-14 |
| JP3251237B2 true JP3251237B2 (ja) | 2002-01-28 |
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ID=15792321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16439598A Expired - Fee Related JP3251237B2 (ja) | 1998-05-29 | 1998-05-29 | Ｓｄｒａｍにおける再プログラミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251237B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4940894B2 (ja) * | 2006-10-30 | 2012-05-30 | 株式会社日立製作所 | 同期型メモリ回路 |
-
1998
- 1998-05-29 JP JP16439598A patent/JP3251237B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11345487A (ja) | 1999-12-14 |
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