JP2919357B2 - Ｃｐｕインタフェース回路 - Google Patents
Ｃｐｕインタフェース回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵを利用した
制御回路、特にＣＰＵインタフェース回路に関する。
制御回路、特にＣＰＵインタフェース回路に関する。
【０００２】
【従来の技術】図４に、従来のＣＰＵインタフェース回
路のブロック図を示す。
路のブロック図を示す。
【０００３】１はＣＰＵ、１１はアドレスバス、１２は
データバス、２はアドレスデコーダ、４３ａ，４３ｂ，
４４はゲート回路、５は演算回路、８はラッチ回路であ
る。演算回路５は、パラメータ処理回路６１、内蔵演算
回路６２を備えている。
データバス、２はアドレスデコーダ、４３ａ，４３ｂ，
４４はゲート回路、５は演算回路、８はラッチ回路であ
る。演算回路５は、パラメータ処理回路６１、内蔵演算
回路６２を備えている。
【０００４】また、１３はリード信号、１４はライト信
号、２２はライト用アドレスデコーダ出力、２３はリー
ド用アドレスデコーダ出力、６５は内蔵演算回路出力で
あり、信号１３，１４，２２はＬレベルでアクティブで
ある。
号、２２はライト用アドレスデコーダ出力、２３はリー
ド用アドレスデコーダ出力、６５は内蔵演算回路出力で
あり、信号１３，１４，２２はＬレベルでアクティブで
ある。
【０００５】以上のような従来のＣＰＵインタフェース
回路では、ＣＰＵ１が予め決められたアドレスに値を書
き込むと、アドレスデコーダ２の出力２２とライト信号
１４をゲート回路４３ａがラッチ信号に変換して、ラッ
チ回路８のクロック端子に入力すると、ラッチ回路８が
データバス１２の値を取り込む。ラッチ回路８に取り込
まれた値をパラメータ処理回路６１で演算可能な値に変
換してから内蔵演算回路６２で演算を行う。ＣＰＵが上
記のアドレスと別個に決められたアドレスからリードす
ると、アドレスデコーダ２の出力２３とリード信号１３
により、ゲート回路４４が演算結果６５をデータバス１
２に出力する。その結果、ＣＰＵは演算結果６５を、読
み出すことができる。なお、出力２２と２３は、１本の
信号で共有することも可能である。
回路では、ＣＰＵ１が予め決められたアドレスに値を書
き込むと、アドレスデコーダ２の出力２２とライト信号
１４をゲート回路４３ａがラッチ信号に変換して、ラッ
チ回路８のクロック端子に入力すると、ラッチ回路８が
データバス１２の値を取り込む。ラッチ回路８に取り込
まれた値をパラメータ処理回路６１で演算可能な値に変
換してから内蔵演算回路６２で演算を行う。ＣＰＵが上
記のアドレスと別個に決められたアドレスからリードす
ると、アドレスデコーダ２の出力２３とリード信号１３
により、ゲート回路４４が演算結果６５をデータバス１
２に出力する。その結果、ＣＰＵは演算結果６５を、読
み出すことができる。なお、出力２２と２３は、１本の
信号で共有することも可能である。
【０００６】図５は従来の別のＣＰＵインタフェース回
路の回路例である。図４と同一の回路要素には、同一の
参照番号を付して示してある。
路の回路例である。図４と同一の回路要素には、同一の
参照番号を付して示してある。
【０００７】演算回路５は、演算用データ記憶領域６
３、データ選択回路６４、内蔵演算回路６２により構成
されている。また、７は演算用データ記憶領域６３に入
力するデータである。その他の構造は、図４に同じであ
る。
３、データ選択回路６４、内蔵演算回路６２により構成
されている。また、７は演算用データ記憶領域６３に入
力するデータである。その他の構造は、図４に同じであ
る。
【０００８】以上のような構成のＣＰＵインタフェース
回路では、測定データなど、外部から入力したデータ７
は予め演算用データ記憶領域６３に記憶される。ＣＰＵ
１が演算用データ記憶領域６３に書き込む場合もある。
ＣＰＵ１が予め決められたアドレスに値を書き込むと、
図４と同様にラッチ回路８がデータバス１２の値を取り
込む。ラッチ回路８に取り込まれた値より、演算用デー
タ記憶領域６３に記憶されたデータをデータ選択回路６
４が選択し、選択されたデータをパラメータとして内蔵
演算回路６２が演算を行う。結果は図４の場合と同様
に、ＣＰＵ１が別個に決められたアドレスからリードす
ることにより、読み出すことができる。出力２２と２３
は１本の信号で共有できることも、図４の場合と同様可
能である。
回路では、測定データなど、外部から入力したデータ７
は予め演算用データ記憶領域６３に記憶される。ＣＰＵ
１が演算用データ記憶領域６３に書き込む場合もある。
ＣＰＵ１が予め決められたアドレスに値を書き込むと、
図４と同様にラッチ回路８がデータバス１２の値を取り
込む。ラッチ回路８に取り込まれた値より、演算用デー
タ記憶領域６３に記憶されたデータをデータ選択回路６
４が選択し、選択されたデータをパラメータとして内蔵
演算回路６２が演算を行う。結果は図４の場合と同様
に、ＣＰＵ１が別個に決められたアドレスからリードす
ることにより、読み出すことができる。出力２２と２３
は１本の信号で共有できることも、図４の場合と同様可
能である。
【０００９】図４，図５の回路のいずれも、小さな回路
規模で実現できる。
規模で実現できる。
【００１０】図６は、図５の回路を別の方法で実現した
回路例である。図４および図５と同一の回路要素には、
同一の参照番号を付して示してある。
回路例である。図４および図５と同一の回路要素には、
同一の参照番号を付して示してある。
【００１１】図中、３１〜３Ｎはアドレスデコーダ出
力、５１〜５Ｎは演算回路、９１〜９Ｎはゲート回路で
ある。アドレスデコーダ出力３１〜３Ｎは、Ｌレベルで
アクティブである。
力、５１〜５Ｎは演算回路、９１〜９Ｎはゲート回路で
ある。アドレスデコーダ出力３１〜３Ｎは、Ｌレベルで
アクティブである。
【００１２】以上の構成の回路例では、図５の回路と同
様に、測定データなど外部から入力したデータを予め演
算用データ記憶領域６３に記憶する。図５の場合と同様
にＣＰＵ１が演算用データ記憶領域６３に書き込む場合
もある。演算用データ記憶領域６３に記憶したＮ個のデ
ータそれぞれに対応した演算回路５１〜５Ｎが有り、全
てのデータに対する演算結果が求められる。ＣＰＵ１が
予め決められた範囲のアドレスからリードすると、アド
レスデコーダ２からデコード出力３１〜３Ｎの中の一
つ、デコード出力３Ｍがアクティブになることによって
対応するゲート回路９Ｍから、対応する演算回路５Ｍの
出力がデータバス１２に出力される。その結果、ＣＰＵ
１は、演算結果を読み出すことができる。
様に、測定データなど外部から入力したデータを予め演
算用データ記憶領域６３に記憶する。図５の場合と同様
にＣＰＵ１が演算用データ記憶領域６３に書き込む場合
もある。演算用データ記憶領域６３に記憶したＮ個のデ
ータそれぞれに対応した演算回路５１〜５Ｎが有り、全
てのデータに対する演算結果が求められる。ＣＰＵ１が
予め決められた範囲のアドレスからリードすると、アド
レスデコーダ２からデコード出力３１〜３Ｎの中の一
つ、デコード出力３Ｍがアクティブになることによって
対応するゲート回路９Ｍから、対応する演算回路５Ｍの
出力がデータバス１２に出力される。その結果、ＣＰＵ
１は、演算結果を読み出すことができる。
【００１３】ＣＰＵ１が予め決められた範囲のアドレス
をリードすると、ＣＰＵにとっては、そのアドレス空間
に計算結果が並べられているように見えるため、プログ
ラム中のテーブルデータと同じように利用することがで
きる。ＲＡＭ等に転送するときは、ＣＰＵのブロック転
送命令が利用できる。
をリードすると、ＣＰＵにとっては、そのアドレス空間
に計算結果が並べられているように見えるため、プログ
ラム中のテーブルデータと同じように利用することがで
きる。ＲＡＭ等に転送するときは、ＣＰＵのブロック転
送命令が利用できる。
【００１４】
【発明が解決しようとする課題】前述した従来のＣＰＵ
インタフェース回路には、次のような問題点がある。第
１の問題点は、図４と図５の回路においては、ＣＰＵの
処理が煩雑になることである。その理由は、図４と図５
の回路においては、ＣＰＵが予め決められたアドレスに
値を書き込み、次に別に決められたアドレスから演算結
果を読み出す必要があり、ＣＰＵは値を書き込むという
処理と、結果を読み出すという処理を別々に行う必要が
あり煩雑である。通常のテーブルデータとして使用する
にはいったんＲＡＭなどに転送しておく必要があり、メ
モリの使用量が多くなる。
インタフェース回路には、次のような問題点がある。第
１の問題点は、図４と図５の回路においては、ＣＰＵの
処理が煩雑になることである。その理由は、図４と図５
の回路においては、ＣＰＵが予め決められたアドレスに
値を書き込み、次に別に決められたアドレスから演算結
果を読み出す必要があり、ＣＰＵは値を書き込むという
処理と、結果を読み出すという処理を別々に行う必要が
あり煩雑である。通常のテーブルデータとして使用する
にはいったんＲＡＭなどに転送しておく必要があり、メ
モリの使用量が多くなる。
【００１５】第２の問題点は、図６の回路においては、
大規模な回路が必要になることである。その理由は、外
部から読み込むデータの個数だけ、演算回路が必要にな
り、規模が大きくなる。通常このような回路は、必要と
する演算回路が単純な場合やデータ数が少ない場合に限
られ、読み込まれるデータ量が多い場合や演算回路が複
雑な場合には対応できない。
大規模な回路が必要になることである。その理由は、外
部から読み込むデータの個数だけ、演算回路が必要にな
り、規模が大きくなる。通常このような回路は、必要と
する演算回路が単純な場合やデータ数が少ない場合に限
られ、読み込まれるデータ量が多い場合や演算回路が複
雑な場合には対応できない。
【００１６】本発明の目的は、図４，図５に示したよう
な小さな規模で、図６の回路のようにＣＰＵが制御をし
やすいインタフェース回路を提供することにある。
な小さな規模で、図６の回路のようにＣＰＵが制御をし
やすいインタフェース回路を提供することにある。
【００１７】
【課題を解決するための手段】本発明のＣＰＵインタフ
ェース回路は、ＣＰＵと、演算回路と、アドレスバスに
つながれたアドレスデコーダと、前記ＣＰＵが予め決め
られた範囲のアドレスをリードすると前記アドレスデコ
ーダの出力がアクティブとなり前記アドレスを演算回路
に入力する第１のゲート回路と、前記アドレスデコーダ
の出力と前記ＣＰＵからのリード信号とにより演算回路
の出力をデータバスに出力する第２のゲート回路とで構
成され、前記ＣＰＵが予め決められた範囲のアドレスを
リードすると前記アドレスデコーダの出力がアクティブ
になり、前記演算回路がアドレスをパラメータとして演
算を行い、前記ＣＰＵがデータバスの内容を読み込むタ
イミングで、データバスに演算結果を出力する。
ェース回路は、ＣＰＵと、演算回路と、アドレスバスに
つながれたアドレスデコーダと、前記ＣＰＵが予め決め
られた範囲のアドレスをリードすると前記アドレスデコ
ーダの出力がアクティブとなり前記アドレスを演算回路
に入力する第１のゲート回路と、前記アドレスデコーダ
の出力と前記ＣＰＵからのリード信号とにより演算回路
の出力をデータバスに出力する第２のゲート回路とで構
成され、前記ＣＰＵが予め決められた範囲のアドレスを
リードすると前記アドレスデコーダの出力がアクティブ
になり、前記演算回路がアドレスをパラメータとして演
算を行い、前記ＣＰＵがデータバスの内容を読み込むタ
イミングで、データバスに演算結果を出力する。
【００１８】前記演算回路が、パラメータ処理回路と、
内蔵演算回路で構成され、ＣＰＵのアドレスが入力され
ると前記パラメータ処理回路でアドレス値を変換し、変
換された値を前記内蔵演算回路に入力演算を行い、演算
結果を前記演算回路の出力とする構成も可能である。
内蔵演算回路で構成され、ＣＰＵのアドレスが入力され
ると前記パラメータ処理回路でアドレス値を変換し、変
換された値を前記内蔵演算回路に入力演算を行い、演算
結果を前記演算回路の出力とする構成も可能である。
【００１９】さらに演算回路が、演算用データ記憶領域
と、内蔵演算回路と、前記演算回路の入力に対応して演
算用データ記憶領域内のデータを選択するデータ選択回
路で構成され、ＣＰＵのアドレスが入力されると前記デ
ータ選択回路が前記演算用データ記憶領域内の入力アド
レスに対応したデータを選択し、選択したデータを前記
内蔵演算回路に入力演算を行い、演算結果を前記演算回
路の出力とすることもできる。
と、内蔵演算回路と、前記演算回路の入力に対応して演
算用データ記憶領域内のデータを選択するデータ選択回
路で構成され、ＣＰＵのアドレスが入力されると前記デ
ータ選択回路が前記演算用データ記憶領域内の入力アド
レスに対応したデータを選択し、選択したデータを前記
内蔵演算回路に入力演算を行い、演算結果を前記演算回
路の出力とすることもできる。
【００２０】さらに前記演算用データ記憶領域には、Ｃ
ＰＵが予めデータを記録することもできる。
ＰＵが予めデータを記録することもできる。
【００２１】さらに予め回路の外部から入力したデータ
を、演算用データ記憶領域に記録することもできる。
を、演算用データ記憶領域に記録することもできる。
【００２２】本発明によれば、ＣＰＵが予め決められた
範囲のアドレスをリードすると、アドレスに対応した演
算結果がデータバスに出力されるため、単独のリード動
作で演算結果が得られる。そのため、ＣＰＵにとっては
上記の範囲のアドレス空間に演算結果が並べられている
ように見え、メモリ中のテーブルデータと同じように利
用することができる。ＲＡＭ等に転送するときはＣＰＵ
のブロック転送命令が利用できる。
範囲のアドレスをリードすると、アドレスに対応した演
算結果がデータバスに出力されるため、単独のリード動
作で演算結果が得られる。そのため、ＣＰＵにとっては
上記の範囲のアドレス空間に演算結果が並べられている
ように見え、メモリ中のテーブルデータと同じように利
用することができる。ＲＡＭ等に転送するときはＣＰＵ
のブロック転送命令が利用できる。
【００２３】従来は、このような機能を実現するために
は、図６の様に規模の大きな回路が必要だったが、本発
明では図４，図５と同等の規模の回路で実現できる。
は、図６の様に規模の大きな回路が必要だったが、本発
明では図４，図５と同等の規模の回路で実現できる。
【００２４】
【発明の実施の形態】図１に本発明によるＣＰＵインタ
フェース回路の実施例を示す。
フェース回路の実施例を示す。
【００２５】１はＣＰＵ、２はアドレスデコーダ、４１
ａ，４１ｂ，４２はゲート回路、５は演算回路である。
演算回路５は、パラメータ処理回路６１および内蔵演算
回路６２により構成されている。
ａ，４１ｂ，４２はゲート回路、５は演算回路である。
演算回路５は、パラメータ処理回路６１および内蔵演算
回路６２により構成されている。
【００２６】また、１１はアドレスバス、１２はデータ
バス、１３はリード信号、２１はアドレスデコーダ出
力、６５は内蔵演算回路出力である。リード信号１３，
アドレスデコーダ出力２１は、Ｌレベルでアクティブで
ある。
バス、１３はリード信号、２１はアドレスデコーダ出
力、６５は内蔵演算回路出力である。リード信号１３，
アドレスデコーダ出力２１は、Ｌレベルでアクティブで
ある。
【００２７】本実施例のＣＰＵインタフェース回路で
は、ＣＰＵ１が予め決められた範囲のアドレスをリード
すると、アドレスデコーダ２の出力２１がアクティブに
なり、ゲート回路４１ａがアドレスの値を演算回路５に
入力させる。演算回路５は入力されたアドレスをパラメ
ータ処理回路６１で変換してから、内蔵演算回路６２で
演算を行い出力する。アドレスデコーダ２の出力２１と
リード信号１３によりゲート回路４２が演算結果６５を
データバス１２に出力する。その結果、ＣＰＵ１はリー
ドと同時に演算結果を、読み出すことができる。
は、ＣＰＵ１が予め決められた範囲のアドレスをリード
すると、アドレスデコーダ２の出力２１がアクティブに
なり、ゲート回路４１ａがアドレスの値を演算回路５に
入力させる。演算回路５は入力されたアドレスをパラメ
ータ処理回路６１で変換してから、内蔵演算回路６２で
演算を行い出力する。アドレスデコーダ２の出力２１と
リード信号１３によりゲート回路４２が演算結果６５を
データバス１２に出力する。その結果、ＣＰＵ１はリー
ドと同時に演算結果を、読み出すことができる。
【００２８】ＣＰＵ１からは、予め決められた範囲のア
ドレスをリードすると、演算結果が書き込まれているよ
うに見える。
ドレスをリードすると、演算結果が書き込まれているよ
うに見える。
【００２９】図２は、図１の回路のタイミング波形であ
る。ＣＰＵ１が予め決めた範囲のアドレスをリードする
と、アドレスバス１１の値がＣＰＵの出力値となり、ア
ドレスデコーダ２の出力２１がアクティブになる。その
結果、ゲート回路４１ａにアドレスの値が出力される。
この値により演算回路５が演算を行い結果が出力され
る。このときリード信号１３がアクティブのため、デー
タバス１２に結果が出力される。リード信号１３がイン
アクティブになるとき、ＣＰＵ１が結果を入力する。
る。ＣＰＵ１が予め決めた範囲のアドレスをリードする
と、アドレスバス１１の値がＣＰＵの出力値となり、ア
ドレスデコーダ２の出力２１がアクティブになる。その
結果、ゲート回路４１ａにアドレスの値が出力される。
この値により演算回路５が演算を行い結果が出力され
る。このときリード信号１３がアクティブのため、デー
タバス１２に結果が出力される。リード信号１３がイン
アクティブになるとき、ＣＰＵ１が結果を入力する。
【００３０】図３は、本発明の別の回路例である。図１
の回路とは、演算回路５の構成が異なる。本実施例の演
算回路５は、演算用データ記憶領域６３、データ選択回
路６４、内蔵演算回路６２により構成されている。ま
た、７は演算用データ記憶領域６３に入力するデータで
ある。その他の構成は図１と同様であるので、図１と同
じ構成要素には、同一の参照番号を付して示してある。
の回路とは、演算回路５の構成が異なる。本実施例の演
算回路５は、演算用データ記憶領域６３、データ選択回
路６４、内蔵演算回路６２により構成されている。ま
た、７は演算用データ記憶領域６３に入力するデータで
ある。その他の構成は図１と同様であるので、図１と同
じ構成要素には、同一の参照番号を付して示してある。
【００３１】本実施例のＣＰＵインタフェース回路で
は、測定データなど、外部から入力したデータ７を予め
演算用データ記憶領域６３に記憶する。ＣＰＵ１が６３
に書き込む場合もある。ＣＰＵ１が予め決められたアド
レスをリードすると、図１と同様にゲート回路４１ａか
らアドレスが演算回路５に入力される。入力された値よ
り、演算用データ記憶領域６３に記憶されたデータをデ
ータ選択回路６４が選択し、選択されたデータをパラメ
ータとして内蔵演算回路６２が演算を行う。結果は図１
の場合と同様に、ＣＰＵ１が読み出すことができる。す
なわち、アドレスデコーダ２の出力２１とリード信号１
３によりゲート回路４２が演算結果６５をデータバス１
２に出力する。その結果、ＣＰＵ１はリードと同時に演
算結果を、読み出すことができる。
は、測定データなど、外部から入力したデータ７を予め
演算用データ記憶領域６３に記憶する。ＣＰＵ１が６３
に書き込む場合もある。ＣＰＵ１が予め決められたアド
レスをリードすると、図１と同様にゲート回路４１ａか
らアドレスが演算回路５に入力される。入力された値よ
り、演算用データ記憶領域６３に記憶されたデータをデ
ータ選択回路６４が選択し、選択されたデータをパラメ
ータとして内蔵演算回路６２が演算を行う。結果は図１
の場合と同様に、ＣＰＵ１が読み出すことができる。す
なわち、アドレスデコーダ２の出力２１とリード信号１
３によりゲート回路４２が演算結果６５をデータバス１
２に出力する。その結果、ＣＰＵ１はリードと同時に演
算結果を、読み出すことができる。
【００３２】ＣＰＵ１からは予め決められた範囲のアド
レスをリードすると、演算結果が書き込まれているよう
に見える。
レスをリードすると、演算結果が書き込まれているよう
に見える。
【００３３】
【発明の効果】本発明のＣＰＵインタフェース回路は、
ＣＰＵが予め決められた範囲のアドレスをアクセスする
のみでアドレスを元に演算を行い結果をデータバスに出
力するため、ＣＰＵがパラメータの受け渡しを特に指定
する必要がない。したがって、ＣＰＵは予め決められた
範囲のアドレスをリードするだけで、演算結果を読み出
すことができる。ＣＰＵにとっては、そのアドレス空間
に計算結果が並べられているように見えるため、メモリ
中のテーブルデータと同じように利用することができ
る。ＲＡＭ等に転送るときはＣＰＵのブロック転送命令
が利用できる。
ＣＰＵが予め決められた範囲のアドレスをアクセスする
のみでアドレスを元に演算を行い結果をデータバスに出
力するため、ＣＰＵがパラメータの受け渡しを特に指定
する必要がない。したがって、ＣＰＵは予め決められた
範囲のアドレスをリードするだけで、演算結果を読み出
すことができる。ＣＰＵにとっては、そのアドレス空間
に計算結果が並べられているように見えるため、メモリ
中のテーブルデータと同じように利用することができ
る。ＲＡＭ等に転送るときはＣＰＵのブロック転送命令
が利用できる。
【００３４】また本発明のＣＰＵインタフェース回路
は、単一の演算回路で構成できるので、回路構成が簡単
である。
は、単一の演算回路で構成できるので、回路構成が簡単
である。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１の回路のタイミング波形である。
【図３】本発明の第２の実施例のブロック図である。
【図４】従来例１のブロック図である。
【図５】従来例２のブロック図である。
【図６】従来例３のブロック図である。
１ ＣＰＵ １１ アドレスバス １２ データバス １３ リード信号 １４ ライト信号 ２ アドレスデコーダ ２１ アドレスデコーダ出力 ２２ ライト用アドレスデコーダ出力 ２３ リード用アドレスデコーダ出力 ３１〜３Ｎ アドレスデコーダ出力 ４１，４３，４４ ゲート回路 ５，５１〜５Ｎ 演算回路 ６１ パラメータ処理回路 ６２ 内蔵演算回路 ６３ 演算用データ記憶領域 ６４ データ選択回路 ６５ 内蔵演算回路出力 ７ データ入力 ８ ラッチ回路 ９１〜９Ｎ ゲート回路
Claims (5)
- 【請求項１】ＣＰＵと、演算回路と、アドレスバスにつ
ながれたアドレスデコーダと、前記ＣＰＵが予め決めら
れた範囲のアドレスをリードすると前記アドレスデコー
ダの出力がアクティブとなり前記アドレスを前記演算回
路に入力する第１のゲート回路と、前記アドレスデコー
ダの出力と前記ＣＰＵからのリード信号とにより前記演
算回路の出力をデータバスに出力する第２のゲート回路
とで構成され、前記ＣＰＵが予め決められた範囲のアド
レスをリードすると前記アドレスデコーダの出力がアク
ティブになり、前記演算回路がアドレスをパラメータと
して演算を行い、前記ＣＰＵがデータバスの内容を読み
込むタイミングで、データバスに演算結果を出力するＣ
ＰＵインタフェース回路。 - 【請求項２】請求項１記載のインタフェース回路におい
て、前記演算回路が、パラメータ処理回路と、内蔵演算
回路とで構成され、前記ＣＰＵのアドレスが入力される
と前記パラメータ処理回路でアドレス値を変換し、変換
された値を前記内蔵演算回路に入力し演算を行い、演算
結果を前記演算回路の出力とするＣＰＵインタフェース
回路。 - 【請求項３】請求項１記載のインタフェース回路におい
て、前記演算回路が、演算用データ記憶領域と、内蔵演
算回路と、前記内蔵演算回路の入力に対応して前記演算
用データ記憶領域内のデータを選択するデータ選択回路
とで構成され、前記ＣＰＵのアドレスが入力されると前
記データ選択回路が前記演算用データ記憶領域のデータ
の中から入力アドレスに対応したデータを選択し、選択
したデータを前記内蔵演算回路に入力し演算を行い、演
算結果を前記演算回路の出力とするＣＰＵインタフェー
ス回路。 - 【請求項４】請求項３記載のインタフェース回路におい
て、予め前記ＣＰＵが演算用データ記憶領域に、データ
を記憶するＣＰＵインタフェース回路。 - 【請求項５】請求項３記載のインタフェース回路におい
て、予め回路の外部から入力したデータを、前記演算用
データ記憶領域に記録するＣＰＵインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14383496A JP2919357B2 (ja) | 1996-06-06 | 1996-06-06 | Ｃｐｕインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14383496A JP2919357B2 (ja) | 1996-06-06 | 1996-06-06 | Ｃｐｕインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09325908A JPH09325908A (ja) | 1997-12-16 |
| JP2919357B2 true JP2919357B2 (ja) | 1999-07-12 |
Family
ID=15348037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14383496A Expired - Fee Related JP2919357B2 (ja) | 1996-06-06 | 1996-06-06 | Ｃｐｕインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919357B2 (ja) |
-
1996
- 1996-06-06 JP JP14383496A patent/JP2919357B2/ja not_active Expired - Fee Related
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| JPH09325908A (ja) | 1997-12-16 |
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