JPH05274868A

JPH05274868A - メモリ制御装置

Info

Publication number: JPH05274868A
Application number: JP4098563A
Authority: JP
Inventors: Masato Nakamura; 真人中村; Naohisa Kawahara; 直久川原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-26
Filing date: 1992-03-26
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】電源投入時におけるＤＲＡＭに対するダミー
サイクルを自動的に生成できるメモリ制御装置を得る。【構成】ＤＲＡＭ全領域のアドレス生成完了時点でリ
セットされる初期化フラグのラッチ信号に基づいて、Ｄ
ＲＡＭのダミーサイクルを生成するためのリフレッシュ
要求を発生させ、そのリフレッシュ要求と初期化中信号
に基づいて生成した切り替え制御信号とＤＲＡＭ制御信
号とによってＤＲＡＭの初期化制御を実行する。【効果】電源投入後のＤＲＡＭ初期化中ハードウエア
で自動的にダミーサイクルを生成することができ、メモ
リ空間拡張時においてもハードウエアや初期化時間の大
幅な増加を防止できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ダイナミックＲＡＭ
（以下ＤＲＡＭという）にて形成され、初期化時間を保
証しなければならない大容量のメモリにおける、記憶内
容のリフレッシュや初期化を制御するメモリ制御装置に
関するものである。

【０００２】

【従来の技術】図１４は例えば特開昭６３−２３１７９
５号公報に示された従来のメモリ制御装置を示すブロッ
ク図である。図において、１は１つ以上のＤＲＡＭにて
形成されたメモリであり、２はそのアドレスバス、３は
同じくデータバスである。４はこのメモリ１を制御する
メモリコントローラであり、５はロウアドレスカウンタ
５ａとコラムアドレスカウンタ５ｂとから成るメモリ１
のリフレッシュ・アドレス生成部、６はアドレスバス２
からのアドレスをメモリ１に伝えるマルチプレクサであ
る。７はメモリ１の初期化フラグがセットされるフリッ
プフロップであり、８はデータバス３を初期化したいデ
ータにドライブするデータバス・ドライバである。な
お、このようなメモリ制御装置の特徴は、初期化を示す
フラグがセットされている時にＣＰＵとは独立にＤＲＡ
Ｍ初期化を行わせるようにした点にある。また、他の特
徴はＤＲＡＭ初期化の際の書き込みデータをデータバス
・ドライバ８により設定可能とした点である。

【０００３】次に動作について説明する。図示されてい
ないＣＰＵが初期化フラグセット用のフリップフロップ
７をセットすることによって、メモリコントローラ４が
リフレッシュサイクルに入ると同時に、データバス・ド
ライバ８がアクティブになる。なお、この場合、メモリ
１内のデータを“０”に初期化するために、上記データ
バス・ドライバ８はグラウンドに接続されている。メモ
リコントローラ４は、初期化フラグの信号を受けると、
ライトサイクルを、上記初期化フラグセット用のフリッ
プフロップ７が、図示されていないＣＰＵによってリセ
ットされるまで継続する。このとき、リフレッシュ・ア
ドレス生成部５には，メモリコントローラ４から、クロ
ック（ＣＬＫ）が入力され、アドレスはこのクロックに
よりインクリメントされる。

【０００４】上記初期化の動作中、図示されていないＣ
ＰＵはメモリアクセスを行うことはできないが、別のジ
ョブを行うことは可能であり、効率が向上する。なお、
初期化が完了し、初期化フラグがリセットされた後のメ
モリ・リフレッシュは、ＲＡＳ−ＯＮＬＹまたはＣＡＳ
before ＲＡＳを、メモリコントローラ４が行う。ま
た、この方式は初期化だけでなく、メモリ・リフレッシ
ュや、メモリをある特定のデータで書きつぶす際にも有
効に利用することができる。

【０００５】

【発明が解決しようとする課題】従来のメモリ制御装置
は以上のように構成されているので、ＤＲＡＭの特徴で
ある、電源投入後ＤＲＡＭ動作の前にＲＡＳあるいはＲ
ＡＳ／ＣＡＳによる８回程度のダミーサイクルをハード
ウエアで確保することができず、そのためソフトウエア
でダミーサイクルとしてＤＲＡＭに対するアクセスを行
う必要があり、またＤＲＡＭに対するアドレス空間の増
加に伴って、リフレッシュ・アドレスの生成部５のハー
ドウエアとＤＲＡＭ初期化の時間が増加してしまい、ま
た、ＤＲＡＭ領域初期化中はＤＲＡＭにアクセスするこ
とができないなどの問題点があった。

【０００６】この発明は上記のような課題を解消するた
めになされたものであり、電源投入後のＤＲＡＭ初期化
中ハードウエアで自動的にダミーサイクルを生成し、ま
たＤＲＡＭで構成されるアドレス空間領域の拡張時にお
いてもハードウエアの増加とＤＲＡＭ初期化時間の大幅
な増大を防止できるメモリ制御装置を得ることを目的と
する。

【０００７】

【課題を解決するための手段】請求項１に記載の発明に
係るメモリ制御装置は、電源の投入時にＣＰＵ側から送
られてくる初期化フラグをラッチした信号により、ＤＲ
ＡＭのダミーサイクルを生成するためのリフレッシュ要
求を発生させ、そのリフレッシュ要求と初期化中信号に
基づいて生成した切り替え制御信号とＤＲＡＭ制御信号
とによって、ＤＲＡＭの初期化を制御する初期化環境設
定コントロール部と、ＤＲＡＭ全領域のアドレスの生成
完了時点で初期化フラグのラッチをリセットするカウン
タ制御部とを設けたものである。

【０００８】また、請求項２に記載の発明に係るメモリ
制御装置は、ＤＲＡＭ制御信号を初期化中信号に基づい
てＤＲＡＭの全てに同時に出力するようにしたものであ
る。

【０００９】また、請求項３に記載の発明に係るメモリ
制御装置は、メモリ領域をアクセス可領域とアクセス不
可領域とに分けて、アドレスバスおよびデータバスをバ
スドライバで分割し、アクセス可領域の初期化完了を示
すフラグ情報に基づく切り替え制御信号でこのバスドラ
イバを制御して、初期化の済んだアクセス可領域へのリ
ード・ライトを可能とするものである。

【００１０】また、請求項４に記載の発明に係るメモリ
制御装置は、ＣＰＵからのアクセスと初期化のためのア
クセスの調停を、初期化環境設定コントロール部からの
初期化中信号と、外部からのメモリコントローラ情報と
に基づいて行う調停部を設けたものである。

【００１１】また、請求項５に記載の発明に係るメモリ
制御装置は、リフレッシュ時にメモリに供給されるロウ
アドレスの上位ビットをデコードするデコーダと、初期
化の順番にロウアドレスの上位ビットが格納され、その
読み出しが前記デコーダの出力で制御される初期化順設
定レジスタを設けたものである。

【００１２】

【作用】請求項１に記載の発明における初期化環境設定
コントロール部は、ＤＲＡＭ全領域のアドレスの生成完
了時点でリセットされる初期化フラグのラッチ信号に基
づいて、ＤＲＡＭのダミーサイクルを生成するためのリ
フレッシュ要求を発生させ、そのリフレッシュ要求と初
期化中信号に基づいて生成した切り替え制御信号とＤＲ
ＡＭ制御信号によってＤＲＡＭの初期化制御を行うこと
により、ＤＲＡＭのダミーサークルを自動的に生成可能
なメモリ制御装置を実現する。

【００１３】また、請求項２に記載の発明におけるメモ
リ制御装置は、ＤＲＡＭ制御信号を全ＤＲＡＭに同時に
出力することにより、ＤＲＡＭのメモリ空間の増加に伴
うハードウエア、および初期化時間の増大を防止する。

【００１４】また、請求項３に記載の発明における初期
化環境設定コントロール部は、アクセス可領域とアクセ
ス不可領域とでアドレスバスおよびデータバスを分割し
ているバスドライバを、アクセス可領域の初期化完了を
示すフラグ情報に基づく切り替え制御信号によって制御
することにより、ＤＲＡＭ初期化中にＣＰＵがアクセス
できる領域を確保する。

【００１５】また、請求項４に記載の発明における調停
部は、初期化環境設定コントロール部からの初期化中信
号と外部からのメモリコントローラ情報とに基づいて生
成したＣＰＵアクセス許可信号と初期化アクセス許可信
号を初期化環境設定コントロール部に出力することによ
り、ＣＰＵからのアクセスと初期化のためのアクセスと
を調停する。

【００１６】また、請求項５に記載の発明における初期
化順設定レジスタは、初期化の順番に格納されたロウア
ドレスの上位ビットの読み出しを、リフレッシュ・アド
レス生成部より出力されたロウアドレスの上位ビットの
デコード出力で制御することにより、初期化の順番をメ
モリ領域別に任意に設定可能とする。

【００１７】

【実施例】

実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はＤＲＡＭによるメモ
リ、５はリフレッシュ・アドレス生成部、５ａはロウア
ドレスカウンタ、５ｂはコラムアドレスカウンタ、８は
データバス・ドライバであり、図１４に同一符号を付し
た従来のそれらと同一、あるいは相当部分であるため詳
細な説明は省略する。

【００１８】また、９は図示されていないＣＰＵからの
ＣＰＵアドレスバス、１０はリフレッシュ・アドレス生
成部５の出力するアドレスのための初期化アドレスバス
であり、１１はこのＣＰＵアドレスバス９と初期化アド
レスバス１０の切り替えを行うアドレス切り替え部であ
る。１２は図示されていないＣＰＵからのＣＰＵデータ
バス、１３はデータバス・ドライバ８の出力データのた
めの初期化データバスであり、１４はこのＣＰＵデータ
バス１２と初期化データバス１３の切り替えを行うデー
タ切り替え部である。１５は初期化中にＤＲＡＭの環境
を制御する初期化環境設定コントロール部であり、１６
はリフレッシュ・アドレス生成部５がＤＲＡＭの全領域
のアドレスを生成完了した時点で初期化環境設定コント
ロール部１５にリセット信号を与えるカウンタ制御部で
ある。

【００１９】また、図２はカウンタ制御部１６の内部構
成を示すブロック図であり、図において、２１はリフレ
ッシュ・アドレス生成部５が発生するアドレスを監視し
ていて、ＤＲＡＭ全領域のアドレスの生成が完了したこ
とを検出するとリセット信号を発生させる初期化終了カ
ウントアップ認識部である。

【００２０】さらに、図３は初期化環境設定コントロー
ル部１５の内部構成を示すブロック図である。図におい
て、３１は電源の投入時などにおける図示されていない
ＣＰＵ側からの初期化フラグをラッチして、初期化中信
号を生成するフリップフロップ、３２はその初期化中信
号をラッチするフリップフロップであり、３３はフリッ
プフロップ３２の出力信号に基づいてリフレッシュ要求
フラグを生成し、ダミーサイクルが終了するとフリップ
フロップ３２をリセットするリセット信号を出力するリ
フレッシュ要求信号生成部である。３４はＤＲＡＭを制
御するためのＤＲＡＭ制御信号を生成するメモリコント
ローラ部であり、ＣＰＵ側からのメモリコントロール情
報、フリップフロップ３１からの初期化中信号、および
リフレッシュ要求信号生成部３３からのリフレッシュ要
求フラグが入力され、このリフレッシュ要求フラグが立
っている時はリフレッシュサイクルの起動を行う。３５
はアドレス切り替え部１１およびデータ切り替え部１４
への切り替え制御信号を生成するバッファ制御信号生成
部であり、３６はメモリコントローラ部３４の発生する
アクセス情報信号に基づいて、ＤＲＡＭ初期化中にリフ
レッシュ・アドレス生成部５に対してクロック（ＣＬ
Ｋ）の供給を行うクロック生成部である。

【００２１】次に動作について説明する。図示されてい
ないＣＰＵは電源投入時に初期化フラグを発生させる。
この初期化フラグは初期化環境設定コントロール部１５
に入力され、フリップフロップ３１はそれをラッチして
初期化中信号を発生する。この初期化中信号はフリップ
フロップ３２を介してリフレッシュ要求信号生成部３３
に入力される。リフレッシュ要求信号生成部３３は通常
周期的にリフレッシュ要求フラグを発生しているが、こ
のフリップフロップ３２からの信号が入力されると、ダ
ミーサイクルを生成するためにリフレッシュ要求フラグ
を出力する。ダミーサイクルが終了すれば、フリップフ
ロップ３２はリフレッシュ要求信号生成部３３からのリ
セット信号によってリセットされ、通常のＤＲＡＭ初期
化状態となる。

【００２２】即ち、リフレッシュ要求フラグを受けたメ
モリコントローラ部３４はメモリ１にＤＲＡＭ制御信号
の送出を行い、また、バッファ制御信号生成部３５は前
記フリップフロップ３１からの初期化中信号に従って、
アドレス切り替え部１１、およびデータ切り替え部１４
に切り替え制御信号を出力してその切り替えを行い、デ
ータバス・ドライバ８からのデータとリフレッシュ・ア
ドレス生成部５からのアドレスをＤＲＡＭに供給する。
一方、リフレッシュ要求フラグを受けたメモリコントロ
ーラ部３４はクロック生成部３６に対してアクセス情報
信号を送り、クロック生成部３６はそれに基づいてＤＲ
ＡＭ初期化期間中リフレッシュ・アドレス生成部５にク
ロックを送ってリフレッシュ用のアドレスを生成させ
る。リフレッシュ・アドレス生成部５がＤＲＡＭ１の全
アドレスを生成してＤＲＡＭの全領域の初期化が完了す
ると、カウンタ制御部１６の初期化終了カウントアップ
認識部２１はリセット信号を生成し、このリセット信号
は初期化環境設定コントロール部１５内のフリップフロ
ップ３１をリセットすると同時に、図示されていないＣ
ＰＵにも通知されてＤＲＡＭの初期化が終了する。

【００２３】実施例２．次に、この発明の実施例２を図
について説明する。図４は請求項２に記載の発明の一実
施例におけるメモリ１とその周辺機器を示すブロック図
であり、図５はそのＤＲＡＭ制御信号セレクタ回路を示
すブロック図である。図において、４１，４２，４３，
４４は初期化データバス１３、ＣＰＵデータバス１２、
初期化アドレスバス１０、ＣＰＵアドレスバス９の切り
替えを行うバスドライバである。また、５１、５２、５
３は初期化環境設定コントロール部１５内部のメモリコ
ントローラ部３４より生成されるＤＲＡＭ制御信号であ
り、図５に示すＤＲＡＭ制御信号セレクタ回路でセレク
トされたもので、５１はＤＲＡＭ１のメモリａに対する
実際のＲＡＳ、ＣＡＳ信号、５２は同じくメモリｂに対
する実際のＲＡＳ、ＣＡＳ信号、５３は同じくメモリｍ
に対する実際のＲＡＳ、ＣＡＳ信号である。

【００２４】次に動作について説明する。図５のＤＲＡ
Ｍ制御信号セレクタ回路では、図に示されていないＣＰ
Ｕ、またはリフレッシュ・アドレス生成部５からのＤＲ
ＡＭ１のあるアドレスに対して、メモリａに対するＲＡ
Ｓａ、ＣＡＳａ、ＷＲａ信号５１、メモリｂに対するＲ
ＡＳｂ、ＣＡＳｂ、ＷＲｂ信号５２、メモリｍに対する
ＲＡＳｍ，ＣＡＳｍ、ＷＲｍ信号５３が出力される。実
施例１のメモリコントローラ部３４ではＤＲＡＭ初期化
を行う場合、通常メモリバンクａ、ｂ、ｍごとにメモリ
ａに対するＲＡＳａ、ＣＡＳａ、ＷＲａ信号５１、メモ
リｂに対するＲＡＳｂ、ＣＡＳｂ、ＷＲｂ信号５２、メ
モリｍに対するＲＡＳｍ、ＣＡＳｍ、ＷＲｍ信号５３を
出力し初期化を行う必要があった。そこで実施例２では
初期化環境設定コントロール部１５内のフリップフロッ
プ３１より出力される初期化中信号に基づいてメモリコ
ントローラ部３４からのＤＲＡＭ制御信号の選択を行う
ことにした。ＤＲＡＭ初期化中に初期化中信号がアクテ
ィブになり、図５に示すようなＤＲＡＭ制御信号セレク
タ回路に入力されると、メモリｂに対する実際のＲＡＳ
ｂ、ＣＡＳｂ信号５２がメモリａに対する実際のＲＡＳ
ａ、ＣＡＳａ信号５１、メモリｍに対する実際のＲＡＳ
ｍ、ＣＡＳｍ信号５３としても出力するようにゲートし
て、全メモリに対して同時にＤＲＡＭ制御信号が出力さ
れ、全メモリを一括でクリアすることができ、アドレス
空間の増加に伴うリフレッシュ・アドレス生成部５のハ
ードウエアとＤＲＡＭ初期化時間の増加を防止すること
ができる。

【００２５】実施例３．なお、上記実施例１、及び実施
例２ではＤＲＡＭ初期化中には図示されていないＣＰＵ
がＤＲＡＭに対してリード、ライトできない場合につい
て述べたが、図６に示すようにカウンタ制御部１６に初
期化中リード・ライト領域確保要求信号の生成機能を持
たせることにより、ＤＲＡＭ初期化中のリード・ライト
が可能なシステムとすることも可能である。図６は請求
項３に記載したそのような発明の一実施例を示すブロッ
ク図であり、図７はその初期化中リード・ライト領域確
保要求信号を生成する機能を持ったカウンタ制御部１６
の内部構成を示すブロック図である。図において、２２
はＤＲＡＭ初期化中にアクセスしたい領域の初期化が終
了したことを検出して、初期化中リード・ライト領域確
保要求信号を生成する初期化中メモリ領域確保要求フラ
グ生成部である。

【００２６】また、図８はＤＲＡＭ初期化中リード・ラ
イト可能なメモリコントローラ出力セレクタ回路を示す
回路図であり、この場合、メモリコントローラ部３４は
初期化中リード・ライト領域確保要求信号が入力され
て、その情報により、ＤＲＡＭに対するＤＲＡＭ制御信
号を生成し、バッファ制御信号生成部３５は初期化中リ
ード・ライト領域確保要求信号と初期化中信号が入力さ
れ、それらの情報によってアドレス切り替え部１１、デ
ータ切り替え部１４の切り替え制御信号を生成する。図
９はこの実施例３におけるメモリ１とその周辺機器を示
すブロック図であり、図において、４５はＤＲＡＭ初期
化中に初期化データバス１３とＣＰＵデータバス１２を
切り離すバスドライバ、４６はＤＲＡＭ初期化中にＣＰ
Ｕアドレスバス９と初期化アドレスバス１０を切り離す
バスドライバである。４７は初期化中にもＣＰＵがアク
セス可能なアクセス可領域で、メモリａにて構成され
て、他のメモリｂ、メモリｍに比べてアドレス空間の小
さいＤＲＡＭを配置する。例えば実施例３では、メモリ
ａの各素子の容量は２５６Ｋビット（６４Ｋワード＊４
ビット）とする。４８は初期化中にはＣＰＵがアクセス
できないアクセス不可領域であり、メモリｂ、メモリｍ
（ｎ個づつ）より構成されてメモリａのアドレス空間よ
り大きいＤＲＡＭを使用する。ここでは、例えば容量１
６Ｍビット（４Ｍワード＊４ビット）の素子が用いられ
る。

【００２７】次に、動作について説明する。前述のよう
にメモリａはメモリｂ、メモリｍに比べてアドレス空間
が小さいため、実施例２のＤＲＡＭ初期化の方式を採用
すれば、メモリａで構成される初期化中にＣＰＵがアク
セス可能なメモリ領域４７は、メモリｂ、メモリｍで構
成される初期化中にＣＰＵがアクセスできないメモリ領
域４８に比べて早くＤＲＡＭ初期化が完了することにな
る。そこで、ＤＲＡＭ初期化中にアクセスしたい領域の
初期化が終了すると、カウンタ制御部１６内の初期化中
メモリ領域確保要求フラグ生成部２２より初期化中リー
ド・ライト領域確保要求信号が出力され、その信号はＣ
ＰＵに通知されると共に、初期化環境設定コントロール
部１５内部に入力され、バッファ制御信号生成部３５に
入力される。また、バッファ制御信号生成部３５には初
期化中信号も入力されていて、バッファ制御信号生成部
３５は、この２つの信号によってＤＲＡＭ全領域初期化
中状態、初期化中リード・ライト可能領域確保状態、Ｃ
ＰＵがＤＲＡＭ全領域リード・ライト可能状態の３通り
の状態を識別して、アドレス切り替え部１１とデータ切
り替え部１４の各バスドライバ４１〜４６を制御する。

【００２８】この３通りの状態における図９の各バスド
ライバ４１〜４６の切り替え遷移は、以下の表１に示す
通りであり、初期化中リード・ライト領域確保中状態で
は、ＤＲＡＭ初期化中でもＣＰＵがアクセス可能なメモ
リ領域４７に対しては、ＣＰＵからのＣＰＵデータバス
１２とＣＰＵアドレスバス９が有効になり、初期化中Ｃ
ＰＵがアクセスできないメモリ領域４８に対しては、リ
フレッシュ・アドレス生成部５からの初期化とアドレス
バス１０とデータバス・ドライバ８からの初期化データ
バス１３が有効になる。

【００２９】

【表１】

【００３０】また、前記初期化中信号と初期化中リード
・ライト領域確保要求信号とは、図８に示すようにメモ
リコントローラ部３４からのＤＲＡＭ制御信号の選択の
情報として取り入れられ、初期化中リード・ライト可能
領域確保状態の場合には、メモリａに対する実際のＲＡ
Ｓ、ＣＡＳ信号５１は、ＣＰＵの要求によって発生さ
れ、メモリｂに対する実際のＲＡＳ、ＣＡＳ信号５２は
リフレッシュ・アドレス生成部５の要求によって発生さ
れ、メモリｍに対する実際のＲＡＳ、ＣＡＳ信号５３
は、メモリｂに対する実際のＲＡＳ、ＣＡＳ信号５２と
同様に出力されることとなる。以上の構成をもってＤＲ
ＡＭ初期化中にＤＲＡＭアクセス可能となる。

【００３１】実施例４．また、上記実施例３では、ＤＲ
ＡＭ初期化中に初期化データバス１３とＣＰＵデータバ
ス１２を切り離すバスドライバ４５および、ＤＲＡＭ初
期化中にＣＰＵアドレスバス９と初期化アドレスバス１
０を切り離すバスドライバ４６を設けたものについて説
明したが、調停部を設けてＣＰＵからのアクセスとＤＲ
ＡＭの初期化の処理を調停するようにしてもよい。図１
０は請求項４に記載したそのような発明の一実施例を示
すブロック図であり、図において、１７は初期化環境設
定コントロール部１５から出力される初期化中信号とＣ
ＰＵからのメモリコントローラ情報とが入力され、それ
らに基づいてＣＰＵアクセス許可信号と初期化アクセス
許可信号とを生成し、それを初期化環境設定コントロー
ル部１５へ入力する調停部である。

【００３２】次に、動作について説明する。図示されて
いないＣＰＵからのアクセスが発生した場合、メモリコ
ントロール情報が有意となり、調停部１７よりＣＰＵア
クセス許可信号が出力され、初期化環境設定コントロー
ル部１５によるメモリ１へのアクセス動作が開始され
る、一方、ＤＲＡＭ初期化中は、初期化中信号が有意に
なり、調停部１７より初期化アクセス許可信号が初期化
環境設定コントロール部１５へ出力され、メモリ１のＤ
ＲＡＭ初期化動作を実行する。メモリコントロール情報
と、初期化中信号の要求が同時に出力された場合は、調
停部１７により優先順位が高い方のアクセス要求を許可
する。また、メモリコントロール情報と初期化中信号の
一方が出力されている場合は、他方の要求信号は出力さ
れない。以上の様に構成することにより、上記実施例３
と同様な動作が可能となる。

【００３３】実施例５．次に、この発明の実施例５を図
に基づいて説明する。図１１は請求項５に記載した発明
の一実施例を示すブロック図であり、図１０に示した実
施例４のシステム構成において、ロウアドレスカウンタ
５ａの上位ビットを入力とするデコーダ１８および、こ
のデコーダ１８から出力されるジレスタ出力イネーブル
信号により出力が制御され、初期化順番にメモリ領域の
上位アドレスが格納されている初期化順設定レジスタ１
９を設けたものである。なお、この初期化順設定レジス
タ１９の出力は、ロウアドレスカウンタ５ａから出力さ
れるロウアドレスの下位ビットと合成され、アドレス切
り替え部１１に入力される。

【００３４】次に、動作について説明する。まず、メモ
リ初期化以前にＣＰＵより初期化順設定レジスタ１９
に、ＤＲＡＭ初期化をしたい順番にその領域の上位アド
レスを設定しておく。ＤＲＡＭ初期化の実行が開始され
た時、リフレッシュ・アドレス生成部５のロウアドレス
カウンタ５ａはゼロであるので、デコーダ１８から出力
されるレジスタ出力イネーブル信号はビット０が有意と
なり、初期化順設定レジスタ１９中の該当する部分（＃
０レジスタ）に設定された内容が初期化アドレスバス１
０に出力され、これが初期化する領域の上位アドレスと
なる。すなわち、初期化順設定レジスタ１９の＃０レジ
スタに設定された内容を上位アドレスとした領域が初期
化されることとなる。この領域の初期化が完了すると、
ロウアドレスカウンタ５ａの出力中、デコーダ１８に入
力されるビットがカウントアップされることとなり、レ
ジスタ出力イネーブル信号はビット１が有意となり、従
って、初期化順設定レジスタ１９の＃１レジスタに設定
された内容を上位アドレスとしたが領域が初期化され
る。同様な動作を順次初期化完了までくりかえす。ま
た、一定アドレス空間のＤＲＡＭの初期化が完了する
と、カウンタ制御部１６からは初期化中リード・ライト
領域確保要求信号が出力される。すなわち、任意のアド
レス空間が初期化完了するとＣＰＵから当該領域へのア
クセスが可能となる。

【００３５】実施例６．また、図１２はこの発明の実施
例６を示すブロック図であり、図１１に示した実施例５
のシステム構成に、さらに、初期化順設定レジスタ１９
と同様に、デコーダ１８からのレジスタ出力イネーブル
信号を出力制御に用いた初期化禁止レジスタ２０を付加
したものである。なお、この初期化禁止レジスタ２０の
出力信号である初期化禁止信号は初期化環境設定コント
ロール部１５に入力される。

【００３６】次に、動作について説明する。まず、メモ
リ初期化以前にＣＰＵより初期化順設定レジスタ１９に
初期化順番を設定すると同時に、初期化してはならない
領域には、初期化禁止レジスタ２０を有意に設定する。
実施例５の場合と同様の動作により、初期化禁止レジス
タ２０の出力も＃０レジスタから順次出力され、前記設
定により初期化禁止と設定された領域の初期化中は出力
される初期化禁止信号が有意となる。初期化環境設定コ
ントロール部１５は、この初期化禁止信号が有意となる
と初期化動作を実行せずにアドレスカウンタのみカウン
トする。これにより、任意のメモリ領域の初期化を容易
に禁止でき、破壊されては困る領域はその内容を保存し
たまま、他の領域のみ初期化することが可能となり、当
該初期化機能を有効に活用できる。

【００３７】実施例７．さらに、図１３はこの発明の実
施例７におけるカウンタ制御部の内部構成を示すブロッ
ク図であり、図７に示した実施例４のカウンタ制御部１
６の初期化中メモリ領域確保要求フラグ生成部２２に、
ＣＰＵより設定可能な初期化完了領域設定レジスタ２３
を接続し、その出力信号である初期化完了領域設定信号
を初期化中メモリ領域確保要求フラグ生成部２２に入力
するようにしたものである。

【００３８】次に、動作について説明する。まず、どの
程度の領域が初期化を完了した時点で初期化中メモリ領
域確保要求フラグ生成部２２より出力する初期化中リー
ドライト領域確保要求信号を有意にするかを決定する情
報を、メモリ初期化以前にＣＰＵより初期化完了領域設
定レジスタ２３に設定しておく。この情報は、初期化中
メモリ領域確保要求フラグ生成部２２に入力されリフレ
ッシュ・アドレス生成部５の出力と比較される。前記リ
フレッシュ・アドレス生成部５の出力が初期化完了領域
設定レジスタ２３に設定された領域に達すると、初期化
中メモリ領域確保要求フラグ生成部２２は、初期化中リ
ードライト領域確保要求信号を有意にする。これによ
り、部分的初期化完了を検出する領域を任意に設定する
ことが可能となり、部分的なメモリの初期化を必要に応
じてより小さくすることができ、初期化によるＣＰＵの
アクセスの拘束時間を短縮することができる。

【００３９】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、ＤＲＡＭ初期化中に電源ＯＮ時の初期化フラグ
によってリフレッシュ要求信号生成部からメモリコント
ロール部に対しリフレッシュ要求するように構成したの
で、電源ＯＮ時のＤＲＡＭのダミーサイクルを自動的に
生成することができるメモリ制御装置が得られる効果が
ある。

【００４０】また、請求項２に記載の発明によれば、Ｄ
ＲＡＭ初期化中の認識をして、全ＤＲＡＭに対して制御
信号を同時に出力することにより一括でＤＲＡＭクリア
を行うように構成したので、ＤＲＡＭメモリ空間増加に
伴うハードウエア、ＤＲＡＭ初期化時間の増加を防ぐこ
とができる効果がある。

【００４１】また、請求項３に記載の発明によれば、Ｄ
ＲＡＭのアドレス空間の差別化を行い、ＣＰＵの動作が
できる最小限のエリアをクリアすることと初期化を行う
アドレス・データバスをバッファで分割するように構成
したので、ＤＲＡＭ初期化中にＣＰＵがアクセス可能な
領域を確保することができる効果がある。

【００４２】また、請求項４に記載の発明によれば、Ｄ
ＲＡＭ初期化中に初期化データバスとＣＰＵデータバス
や、ＣＰＵアドレスバスと初期化アドレスバスを切り離
すバスドライバに代えて、それらよりハードウエア量が
小さくてすむ調停部を設けるように構成したのでハード
ウエアの削減が可能となる効果がある。

【００４３】また、請求項５に記載の発明によれば、初
期化する領域の順番を任意に設定できるように構成した
ので、メモリ内のいずれの領域に対しても早期に部分的
な初期化が可能となり、どのようなシステムおよび、ソ
フトウエアに対しても柔軟に対応することができる効果
がある。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】上記実施例におけるカウンタ制御部の内部構成
を示すブロック図である。

【図３】上記実施例における初期化環境設定コントロー
ル部の内部構成を示すブロック図である。

【図４】この発明の実施例２におけるメモリとその周辺
機器を示すブロック図である。

【図５】上記実施例におけるＤＲＡＭ制御信号セレクタ
回路を示すブロック図である。

【図６】この発明の実施例３を示すブロック図である。

【図７】上記実施例におけるカウンタ制御部の内部構成
を示すブロック図である。

【図８】上記実施例におけるメモリコントローラ出力セ
レクタ回路を示すブロック図である。

【図９】上記実施例におけるメモリとその周辺機器を示
すブロック図である。

【図１０】この発明の実施例４を示すブロック図であ
る。

【図１１】この発明の実施例５を示すブロック図であ
る。

【図１２】この発明の実施例６を示すブロック図である

【図１３】この発明の実施例７におけるカウンタ制御部
の内部構成を示すブロック図である。

【図１４】従来のメモリ制御装置を示すブロック図であ
る。

【符号の説明】１メモリ１５初期化環境設定コントロール部１６カウンタ制御部１７調停部１８デコーダ１９初期化順設定レジスタ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年９月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】メモリ制御装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【０００５】

【０００７】

【００１２】また、請求項６に記載の発明に係るメモリ
制御装置は、初期化してはならない領域を設定する初期
化禁止レジスタを、初期化順設定レジスタに付加したも
のである。

【００１３】さらに、請求項７に記載の発明に係るメモ
リ制御装置は、初期化環境設定コントロール部に対して
出力する初期化中リードライト領域確保要求信号を、所
定の一部の領域の初期かが終了した時点で有意にすべ
く、該所定の領域を設定する初期化完了領域設定レジス
タをカウンダ制御部に設けたものである。

【００１４】

【００１５】また、請求項２に記載の発明におけるメモ
リ制御装置は、ＤＲＡＭ制御信号を全ＤＲＡＭに同時に
出力することにより、ＤＲＡＭのメモリ空間の増加に伴
うハードウエア、および初期化時間の増大を防止する。

【００１６】また、請求項３に記載の発明における初期
化環境設定コントロール部は、アクセス可領域とアクセ
ス不可領域とでアドレスバスおよびデータバスを分割し
ているバスドライバを、アクセス可領域の初期化完了を
示すフラグ情報に基づく切り替え制御信号によって制御
することにより、ＤＲＡＭ初期化中にＣＰＵがアクセス
できる領域を確保する。

【００１７】また、請求項４に記載の発明における調停
部は、初期化環境設定コントロール部からの初期化中信
号と外部からのメモリコントローラ情報とに基づいて生
成したＣＰＵアクセス許可信号と初期化アクセス許可信
号を初期化環境設定コントロール部に出力することによ
り、ＣＰＵからのアクセスと初期化のためのアクセスと
を調停する。

【００１８】また、請求項５に記載の発明における初期
化順設定レジスタは、初期化の順番に格納されたロウア
ドレスの上位ビットの読み出しを、リフレッシュ・アド
レス生成部より出力されたロウアドレスの上位ビットの
デコード出力で制御することにより、初期化の順番をメ
モリ領域別に任意に設定可能とする。

【００１９】また、請求項６に記載の発明におけるメモ
リ制御装置は、初期化してはならない領域を設定する初
期化禁止レジスタを、初期化順設定レジスタに付加した
ことにより、初期化してはならない領域の初期化が禁止
される。

【００２０】さらに、請求項７に記載の発明におけるメ
モリ制御装置は、初期化環境設定コントロール部に対し
て出力する初期化中リードライト領域確保要求信号を、
所定の一部の領域の初期化が終了した時点で有意にすべ
く、該所定の領域を設定する初期化完了領域設定レジス
タをカウンタ制御部に設けたことにより、部分的なメモ
リの初期化を必要に応じて小さくできる。

【００２１】

【実施例】実施例１．以下、この発明の実施例１を図について説明
する。図１は請求項１に記載の発明の一実施例を示すブ
ロック図である。図において、１はＤＲＡＭによるメモ
リ、５はリフレッシュ・アドレス生成部、５ａはロウア
ドレスカウンタ、５ｂはコラムアドレスカウンタ、８は
データバス・ドライバであり、図１４に同一符号を付し
た従来のそれらと同一、あるいは相当部分であるため詳
細な説明は省略する。

【００２２】また、９は図示されていないＣＰＵからの
ＣＰＵアドレスバス、１０はリフレッシュ・アドレス生
成部５の出力するアドレスのための初期化アドレスバス
であり、１１はこのＣＰＵアドレスバス９と初期化アド
レスバス１０の切り替えを行うアドレス切り替え部であ
る。１２は図示されていないＣＰＵからのＣＰＵデータ
バス、１３はデータバス・ドライバ８の出力データのた
めの初期化データバスであり、１４はこのＣＰＵデータ
バス１２と初期化データバス１３の切り替えを行うデー
タ切り替え部である。１５は初期化中にＤＲＡＭの環境
を制御する初期化環境設定コントロール部であり、１６
はリフレッシュ・アドレス生成部５がＤＲＡＭの全領域
のアドレスを生成完了した時点で初期化環境設定コント
ロール部１５にリセット信号を与えるカウンタ制御部で
ある。

【００２３】また、図２はカウンタ制御部１６の内部構
成を示すブロック図であり、図において、２１はリフレ
ッシュ・アドレス生成部５が発生するアドレスを監視し
ていて、ＤＲＡＭ全領域のアドレスの生成が完了したこ
とを検出するとリセット信号を発生させる初期化終了カ
ウントアップ認識部である。

【００２４】さらに、図３は初期化環境設定コントロー
ル部１５の内部構成を示すブロック図である。図におい
て、３１は電源の投入時などにおける図示されていない
ＣＰＵ側からの初期化フラグをラッチして、初期化中信
号を生成するフリップフロップ、３２はその初期化中信
号をラッチするフリップフロップであり、３３はフリッ
プフロップ３２の出力信号に基づいてリフレッシュ要求
フラグを生成し、ダミーサイクルが終了するとフリップ
フロップ３２をリセットするリセット信号を出力するリ
フレッシュ要求信号生成部である。３４はＤＲＡＭを制
御するためのＤＲＡＭ制御信号を生成するメモリコント
ローラ部であり、ＣＰＵ側からのメモリコントロール情
報、フリップフロップ３１からの初期化中信号、および
リフレッシュ要求信号生成部３３からのリフレッシュ要
求フラグが入力され、このリフレッシュ要求フラグが立
っている時はリフレッシュサイクルの起動を行う。３５
はアドレス切り替え部１１およびデータ切り替え部１４
への切り替え制御信号を生成するバッファ制御信号生成
部であり、３６はメモリコントローラ部３４の発生する
アクセス情報信号に基づいて、ＤＲＡＭ初期化中にリフ
レッシュ・アドレス生成部５に対してクロック（ＣＬ
Ｋ）の供給を行うクロック生成部である。

【００２５】次に動作について説明する。図示されてい
ないＣＰＵは電源投入時に初期化フラグを発生させる。
この初期化フラグは初期化環境設定コントロール部１５
に入力され、フリップフロップ３１はそれをラッチして
初期化中信号を発生する。この初期化中信号はフリップ
フロップ３２を介してリフレッシュ要求信号生成部３３
に入力される。リフレッシュ要求信号生成部３３は通常
周期的にリフレッシュ要求フラグを発生しているが、こ
のフリップフロップ３２からの信号が入力されると、ダ
ミーサイクルを生成するためにリフレッシュ要求フラグ
を出力する。ダミーサイクルが終了すれば、フリップフ
ロップ３２はリフレッシュ要求信号生成部３３からのリ
セット信号によってリセットされ、通常のＤＲＡＭ初期
化状態となる。

【００２６】即ち、リフレッシュ要求フラグを受けたメ
モリコントローラ部３４はメモリ１にＤＲＡＭ制御信号
の送出を行い、また、バッファ制御信号生成部３５は前
記フリップフロップ３１からの初期化中信号に従って、
アドレス切り替え部１１、およびデータ切り替え部１４
に切り替え制御信号を出力してその切り替えを行い、デ
ータバス・ドライバ８からのデータとリフレッシュ・ア
ドレス生成部５からのアドレスをＤＲＡＭに供給する。
一方、リフレッシュ要求フラグを受けたメモリコントロ
ーラ部３４はクロック生成部３６に対してアクセス情報
信号を送り、クロック生成部３６はそれに基づいてＤＲ
ＡＭ初期化期間中リフレッシュ・アドレス生成部５にク
ロックを送ってリフレッシュ用のアドレスを生成させ
る。リフレッシュ・アドレス生成部５がＤＲＡＭ１の全
アドレスを生成してＤＲＡＭの全領域の初期化が完了す
ると、カウンタ制御部１６の初期化終了カウントアップ
認識部２１はリセット信号を生成し、このリセット信号
は初期化環境設定コントロール部１５内のフリップフロ
ップ３１をリセットすると同時に、図示されていないＣ
ＰＵにも通知されてＤＲＡＭの初期化が終了する。

【００２７】実施例２．次に、この発明の実施例２を図
について説明する。図４は請求項２に記載の発明の一実
施例におけるメモリ１とその周辺機器を示すブロック図
であり、図５はそのＤＲＡＭ制御信号セレクタ回路を示
すブロック図である。図において、４１，４２，４３，
４４は初期化データバス１３、ＣＰＵデータバス１２、
初期化アドレスバス１０、ＣＰＵアドレスバス９の切り
替えを行うバスドライバである。また、５１、５２、５
３は初期化環境設定コントロール部１５内部のメモリコ
ントローラ部３４より生成されるＤＲＡＭ制御信号であ
り、図５に示すＤＲＡＭ制御信号セレクタ回路でセレク
トされたもので、５１はＤＲＡＭ１のメモリａに対する
実際のＲＡＳ、ＣＡＳ信号、５２は同じくメモリｂに対
する実際のＲＡＳ、ＣＡＳ信号、５３は同じくメモリｍ
に対する実際のＲＡＳ、ＣＡＳ信号である。

【００２８】次に動作について説明する。図５のＤＲＡ
Ｍ制御信号セレクタ回路では、図に示されていないＣＰ
Ｕ、またはリフレッシュ・アドレス生成部５からのＤＲ
ＡＭ１のあるアドレスに対して、メモリａに対するＲＡ
Ｓａ、ＣＡＳａ、ＷＲａ信号５１、メモリｂに対するＲ
ＡＳｂ、ＣＡＳｂ、ＷＲｂ信号５２、メモリｍに対する
ＲＡＳｍ，ＣＡＳｍ、ＷＲｍ信号５３が出力される。実
施例１のメモリコントローラ部３４ではＤＲＡＭ初期化
を行う場合、通常メモリバンクａ、ｂ、ｍごとにメモリ
ａに対するＲＡＳａ、ＣＡＳａ、ＷＲａ信号５１、メモ
リｂに対するＲＡＳｂ、ＣＡＳｂ、ＷＲｂ信号５２、メ
モリｍに対するＲＡＳｍ、ＣＡＳｍ、ＷＲｍ信号５３を
出力し初期化を行う必要があった。そこで実施例２では
初期化環境設定コントロール部１５内のフリップフロッ
プ３１より出力される初期化中信号に基づいてメモリコ
ントローラ部３４からのＤＲＡＭ制御信号の選択を行う
ことにした。ＤＲＡＭ初期化中に初期化中信号がアクテ
ィブになり、図５に示すようなＤＲＡＭ制御信号セレク
タ回路に入力されると、メモリｂに対する実際のＲＡＳ
ｂ、ＣＡＳｂ信号５２がメモリａに対する実際のＲＡＳ
ａ、ＣＡＳａ信号５１、メモリｍに対する実際のＲＡＳ
ｍ、ＣＡＳｍ信号５３としても出力するようにゲートし
て、全メモリに対して同時にＤＲＡＭ制御信号が出力さ
れ、全メモリを一括でクリアすることができ、アドレス
空間の増加に伴うリフレッシュ・アドレス生成部５のハ
ードウエアとＤＲＡＭ初期化時間の増加を防止すること
ができる。

【００２９】実施例３．なお、上記実施例１、及び実施
例２ではＤＲＡＭ初期化中には図示されていないＣＰＵ
がＤＲＡＭに対してリード、ライトできない場合につい
て述べたが、図６に示すようにカウンタ制御部１６に初
期化中リード・ライト領域確保要求信号の生成機能を持
たせることにより、ＤＲＡＭ初期化中のリード・ライト
が可能なシステムとすることも可能である。図６は請求
項３に記載したそのような発明の一実施例を示すブロッ
ク図であり、図７はその初期化中リード・ライト領域確
保要求信号を生成する機能を持ったカウンタ制御部１６
の内部構成を示すブロック図である。図において、２２
はＤＲＡＭ初期化中にアクセスしたい領域の初期化が終
了したことを検出して、初期化中リード・ライト領域確
保要求信号を生成する初期化中メモリ領域確保要求フラ
グ生成部である。

【００３０】また、図８はＤＲＡＭ初期化中リード・ラ
イト可能なメモリコントローラ出力セレクタ回路を示す
回路図であり、この場合、メモリコントローラ部３４は
初期化中リード・ライト領域確保要求信号が入力され
て、その情報により、ＤＲＡＭに対するＤＲＡＭ制御信
号を生成し、バッファ制御信号生成部３５は初期化中リ
ード・ライト領域確保要求信号と初期化中信号が入力さ
れ、それらの情報によってアドレス切り替え部１１、デ
ータ切り替え部１４の切り替え制御信号を生成する。図
９はこの実施例３におけるメモリ１とその周辺機器を示
すブロック図であり、図において、４５はＤＲＡＭ初期
化中に初期化データバス１３とＣＰＵデータバス１２を
切り離すバスドライバ、４６はＤＲＡＭ初期化中にＣＰ
Ｕアドレスバス９と初期化アドレスバス１０を切り離す
バスドライバである。４７は初期化中にもＣＰＵがアク
セス可能なアクセス可領域で、メモリａにて構成され
て、他のメモリｂ、メモリｍに比べてアドレス空間の小
さいＤＲＡＭを配置する。例えば実施例３では、メモリ
ａの各素子の容量は２５６Ｋビット（６４Ｋワード＊４
ビット）とする。４８は初期化中にはＣＰＵがアクセス
できないアクセス不可領域であり、メモリｂ、メモリｍ
（ｎ個づつ）より構成されてメモリａのアドレス空間よ
り大きいＤＲＡＭを使用する。ここでは、例えば容量１
６Ｍビット（４Ｍワード＊４ビット）の素子が用いられ
る。

【００３１】次に、動作について説明する。前述のよう
にメモリａはメモリｂ、メモリｍに比べてアドレス空間
が小さいため、実施例２のＤＲＡＭ初期化の方式を採用
すれば、メモリａで構成される初期化中にＣＰＵがアク
セス可能なメモリ領域４７は、メモリｂ、メモリｍで構
成される初期化中にＣＰＵがアクセスできないメモリ領
域４８に比べて早くＤＲＡＭ初期化が完了することにな
る。そこで、ＤＲＡＭ初期化中にアクセスしたい領域の
初期化が終了すると、カウンタ制御部１６内の初期化中
メモリ領域確保要求フラグ生成部２２より初期化中リー
ド・ライト領域確保要求信号が出力され、その信号はＣ
ＰＵに通知されると共に、初期化環境設定コントロール
部１５内部に入力され、バッファ制御信号生成部３５に
入力される。また、バッファ制御信号生成部３５には初
期化中信号も入力されていて、バッファ制御信号生成部
３５は、この２つの信号によってＤＲＡＭ全領域初期化
中状態、初期化中リード・ライト可能領域確保状態、Ｃ
ＰＵがＤＲＡＭ全領域リード・ライト可能状態の３通り
の状態を識別して、アドレス切り替え部１１とデータ切
り替え部１４の各バスドライバ４１〜４６を制御する。

【００３２】この３通りの状態における図９の各バスド
ライバ４１〜４６の切り替え遷移は、以下の表１に示す
通りであり、初期化中リード・ライト領域確保中状態で
は、ＤＲＡＭ初期化中でもＣＰＵがアクセス可能なメモ
リ領域４７に対しては、ＣＰＵからのＣＰＵデータバス
１２とＣＰＵアドレスバス９が有効になり、初期化中Ｃ
ＰＵがアクセスできないメモリ領域４８に対しては、リ
フレッシュ・アドレス生成部５からの初期化とアドレス
バス１０とデータバス・ドライバ８からの初期化データ
バス１３が有効になる。

【００３３】

【表１】

【００３４】また、前記初期化中信号と初期化中リード
・ライト領域確保要求信号とは、図８に示すようにメモ
リコントローラ部３４からのＤＲＡＭ制御信号の選択の
情報として取り入れられ、初期化中リード・ライト可能
領域確保状態の場合には、メモリａに対する実際のＲＡ
Ｓ、ＣＡＳ信号５１は、ＣＰＵの要求によって発生さ
れ、メモリｂに対する実際のＲＡＳ、ＣＡＳ信号５２は
リフレッシュ・アドレス生成部５の要求によって発生さ
れ、メモリｍに対する実際のＲＡＳ、ＣＡＳ信号５３
は、メモリｂに対する実際のＲＡＳ、ＣＡＳ信号５２と
同様に出力されることとなる。以上の構成をもってＤＲ
ＡＭ初期化中にＤＲＡＭアクセス可能となる。

【００３５】実施例４．また、上記実施例３では、ＤＲ
ＡＭ初期化中に初期化データバス１３とＣＰＵデータバ
ス１２を切り離すバスドライバ４５および、ＤＲＡＭ初
期化中にＣＰＵアドレスバス９と初期化アドレスバス１
０を切り離すバスドライバ４６を設けたものについて説
明したが、調停部を設けてＣＰＵからのアクセスとＤＲ
ＡＭの初期化の処理を調停するようにしてもよい。図１
０は請求項４に記載したそのような発明の一実施例を示
すブロック図であり、図において、１７は初期化環境設
定コントロール部１５から出力される初期化中信号とＣ
ＰＵからのメモリコントローラ情報とが入力され、それ
らに基づいてＣＰＵアクセス許可信号と初期化アクセス
許可信号とを生成し、それを初期化環境設定コントロー
ル部１５へ入力する調停部である。

【００３６】次に、動作について説明する。図示されて
いないＣＰＵからのアクセスが発生した場合、メモリコ
ントロール情報が有意となり、調停部１７よりＣＰＵア
クセス許可信号が出力され、初期化環境設定コントロー
ル部１５によるメモリ１へのアクセス動作が開始され
る、一方、ＤＲＡＭ初期化中は、初期化中信号が有意に
なり、調停部１７より初期化アクセス許可信号が初期化
環境設定コントロール部１５へ出力され、メモリ１のＤ
ＲＡＭ初期化動作を実行する。メモリコントロール情報
と、初期化中信号の要求が同時に出力された場合は、調
停部１７により優先順位が高い方のアクセス要求を許可
する。また、メモリコントロール情報と初期化中信号の
一方が出力されている場合は、他方の要求信号は出力さ
れない。以上の様に構成することにより、上記実施例３
と同様な動作が可能となる。

【００３７】実施例５．次に、この発明の実施例５を図
に基づいて説明する。図１１は請求項５に記載した発明
の一実施例を示すブロック図であり、図１０に示した実
施例４のシステム構成において、ロウアドレスカウンタ
５ａの上位ビットを入力とするデコーダ１８および、こ
のデコーダ１８から出力されるレジスタ出力イネーブル
信号により出力が制御され、初期化順番にメモリ領域の
上位アドレスが格納されている初期化順設定レジスタ１
９を設けたものである。なお、この初期化順設定レジス
タ１９の出力は、ロウアドレスカウンタ５ａから出力さ
れるロウアドレスの下位ビットと合成され、アドレス切
り替え部１１に入力される。

【００３８】次に、動作について説明する。まず、メモ
リ初期化以前にＣＰＵより初期化順設定レジスタ１９
に、ＤＲＡＭ初期化をしたい順番にその領域の上位アド
レスを設定しておく。ＤＲＡＭ初期化の実行が開始され
た時、リフレッシュ・アドレス生成部５のロウアドレス
カウンタ５ａはゼロであるので、デコーダ１８から出力
されるレジスタ出力イネーブル信号はビット０が有意と
なり、初期化順設定レジスタ１９中の該当する部分（＃
０レジスタ）に設定された内容が初期化アドレスバス１
０に出力され、これが初期化する領域の上位アドレスと
なる。すなわち、初期化順設定レジスタ１９の＃０レジ
スタに設定された内容を上位アドレスとした領域が初期
化されることとなる。この領域の初期化が完了すると、
ロウアドレスカウンタ５ａの出力中、デコーダ１８に入
力されるビットがカウントアップされることとなり、レ
ジスタ出力イネーブル信号はビット１が有意となり、従
って、初期化順設定レジスタ１９の＃１レジスタに設定
された内容を上位アドレスとしたが領域が初期化され
る。同様な動作を順次初期化完了までくりかえす。ま
た、一定アドレス空間のＤＲＡＭの初期化が完了する
と、カウンタ制御部１６からは初期化中リード・ライト
領域確保要求信号が出力される。すなわち、任意のアド
レス空間が初期化完了するとＣＰＵから当該領域へのア
クセスが可能となる。

【００３９】実施例６．また、図１２はこの発明の実施
例６を示すブロック図であり、図１１に示した実施例５
のシステム構成に、さらに、初期化順設定レジスタ１９
と同様に、デコーダ１８からのレジスタ出力イネーブル
信号を出力制御に用いた初期化禁止レジスタ２０を付加
したものである。なお、この初期化禁止レジスタ２０の
出力信号である初期化禁止信号は初期化環境設定コント
ロール部１５に入力される。

【００４０】次に、動作について説明する。まず、メモ
リ初期化以前にＣＰＵより初期化順設定レジスタ１９に
初期化順番を設定すると同時に、初期化してはならない
領域には、初期化禁止レジスタ２０を有意に設定する。
実施例５の場合と同様の動作により、初期化禁止レジス
タ２０の出力も＃０レジスタから順次出力され、前記設
定により初期化禁止と設定された領域の初期化中は出力
される初期化禁止信号が有意となる。初期化環境設定コ
ントロール部１５は、この初期化禁止信号が有意となる
と初期化動作を実行せずにアドレスカウンタのみカウン
トする。これにより、任意のメモリ領域の初期化を容易
に禁止でき、破壊されては困る領域はその内容を保存し
たまま、他の領域のみ初期化することが可能となり、当
該初期化機能を有効に活用できる。

【００４１】実施例７．さらに、図１３はこの発明の実
施例７におけるカウンタ制御部の内部構成を示すブロッ
ク図であり、図７に示した実施例３のカウンタ制御部１
６の初期化中メモリ領域確保要求フラグ生成部２２に、
ＣＰＵより設定可能な初期化完了領域設定レジスタ２３
を接続し、その出力信号である初期化完了領域設定信号
を初期化中メモリ領域確保要求フラグ生成部２２に入力
するようにしたものである。

【００４２】次に、動作について説明する。まず、どの
程度の領域が初期化を完了した時点で初期化中メモリ領
域確保要求フラグ生成部２２より出力する初期化中リー
ドライト領域確保要求信号を有意にするかを決定する情
報を、メモリ初期化以前にＣＰＵより初期化完了領域設
定レジスタ２３に設定しておく。この情報は、初期化中
メモリ領域確保要求フラグ生成部２２に入力されリフレ
ッシュ・アドレス生成部５の出力と比較される。前記リ
フレッシュ・アドレス生成部５の出力が初期化完了領域
設定レジスタ２３に設定された領域に達すると、初期化
中メモリ領域確保要求フラグ生成部２２は、初期化中リ
ードライト領域確保要求信号を有意にする。これによ
り、部分的初期化完了を検出する領域を任意に設定する
ことが可能となり、部分的なメモリの初期化を必要に応
じてより小さくすることができ、初期化によるＣＰＵの
アクセスの拘束時間を短縮することができる。

【００４３】

【００４４】また、請求項２に記載の発明によれば、Ｄ
ＲＡＭ初期化中の認識をして、全ＤＲＡＭに対して制御
信号を同時に出力することにより一括でＤＲＡＭクリア
を行うように構成したので、ＤＲＡＭメモリ空間増加に
伴うハードウエア、ＤＲＡＭ初期化時間の増加を防ぐこ
とができる効果がある。

【００４５】また、請求項３に記載の発明によれば、Ｄ
ＲＡＭのアドレス空間の差別化を行い、ＣＰＵの動作が
できる最小限のエリアをクリアすることと初期化を行う
アドレス・データバスをバッファで分割するように構成
したので、ＤＲＡＭ初期化中にＣＰＵがアクセス可能な
領域を確保することができる効果がある。

【００４６】また、請求項４に記載の発明によれば、Ｄ
ＲＡＭ初期化中に初期化データバスとＣＰＵデータバス
や、ＣＰＵアドレスバスと初期化アドレスバスを切り離
すバスドライバに代えて、それらよりハードウエア量が
小さくてすむ調停部を設けるように構成したのでハード
ウエアの削減が可能となる効果がある。

【００４７】また、請求項５に記載の発明によれば、初
期化する領域の順番を任意に設定できるように構成した
ので、メモリ内のいずれの領域に対しても早期に部分的
な初期化が可能となり、どのようなシステムおよび、ソ
フトウエアに対しても柔軟に対応することができる効果
がある。

【００４８】また、請求項６に記載の発明によれば、初
期化してはならない領域を設定する初期化禁止レジスタ
を、初期化順設定レジスタに付加するように構成したの
で、初期化してはならない領域の初期化を禁止できる効
果がある。

【００４９】さらに、請求項７に記載の発明によれば、
初期化環境設定コントロール部に対して出力する初期化
中リードライト領域確保要求信号を、所定の一部の領域
の初期化が終了した時点で有意にすべく、該所定の領域
を設定する初期化完了領域設定レジスタをカウンタ制御
部に設けるように構成したので、部分的なメモリの初期
化を必要に応じて小さくできる。