JPH02116077A - 論理合成機能付メモリ - Google Patents
論理合成機能付メモリInfo
- Publication number
- JPH02116077A JPH02116077A JP63269767A JP26976788A JPH02116077A JP H02116077 A JPH02116077 A JP H02116077A JP 63269767 A JP63269767 A JP 63269767A JP 26976788 A JP26976788 A JP 26976788A JP H02116077 A JPH02116077 A JP H02116077A
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- JP
- Japan
- Prior art keywords
- logic
- memory
- address
- section
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 title claims description 8
- 230000002194 synthesizing effect Effects 0.000 title abstract 2
- 230000015572 biosynthetic process Effects 0.000 claims description 39
- 238000003786 synthesis reaction Methods 0.000 claims description 39
- 238000000034 method Methods 0.000 abstract description 3
- 239000002131 composite material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理合成機能付メモリに関し、特に多量のデー
タに対して同じ論理合成処理を行う論理合成機能付メモ
リに関する。
タに対して同じ論理合成処理を行う論理合成機能付メモ
リに関する。
従来、メモリに記憶されているデータに対して同一の論
理演算を繰返し行い、その演算結果を再びメモリに記憶
させるときには、論理演算処理はCPUによりデータを
読出し、読出されたデータはCPU?こより論理演算が
行われた後、再びメモリに記憶していた。
理演算を繰返し行い、その演算結果を再びメモリに記憶
させるときには、論理演算処理はCPUによりデータを
読出し、読出されたデータはCPU?こより論理演算が
行われた後、再びメモリに記憶していた。
このため、メモリからデータを読出す読出しサイクル、
論理演算を行う合成サイクル及びメモリにデータを書込
む書込みサイクルの三つのサイクルにより1回の論理演
算処理を行っていた。
論理演算を行う合成サイクル及びメモリにデータを書込
む書込みサイクルの三つのサイクルにより1回の論理演
算処理を行っていた。
上述した従来の論理合成機能付メモリは、読出しサイク
ル、合成サイクル及び書込みサイクルの三つのサイクル
を必要とするので、単純な論理合成でさえもCPUに負
担がかかり、バスを占有する時間が長くかかるという問
題点がある。
ル、合成サイクル及び書込みサイクルの三つのサイクル
を必要とするので、単純な論理合成でさえもCPUに負
担がかかり、バスを占有する時間が長くかかるという問
題点がある。
本発明の目的は、CPUの負担を軽減し、論理合成処理
時間を短縮する論理合成機能付メモリを提供することに
ある。
時間を短縮する論理合成機能付メモリを提供することに
ある。
本発明の論理合成機能付メモリは、データを記憶する記
憶部と、前記記憶部のアドレス指定を行うアドレスデコ
ーダ部と、前記記憶部の指定されたアドレスから読出さ
れたデータと外部から入力されたデータとを論理演算す
る論理回路を有した論理合成部と、論理演算の結果出力
されたデータを選択し出力する合成論理選択部と、前記
合成論理選択部から出力されたデータを前記記憶部に書
込むか否かを決める論理合成制御部とを備えて構成され
ている。
憶部と、前記記憶部のアドレス指定を行うアドレスデコ
ーダ部と、前記記憶部の指定されたアドレスから読出さ
れたデータと外部から入力されたデータとを論理演算す
る論理回路を有した論理合成部と、論理演算の結果出力
されたデータを選択し出力する合成論理選択部と、前記
合成論理選択部から出力されたデータを前記記憶部に書
込むか否かを決める論理合成制御部とを備えて構成され
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例のブロック図である。
第1図の論理合成機能付メモリは、データを記憶する記
憶部4、記憶部4のアドレス指定を行うアドレスデコー
ダ部5、記憶部4の指定されたアドレスから読出された
データと外部から入力されたデータとを論理演算する論
理回路として、AND回路6.OR回路7.EX−OR
回路8.N。
憶部4、記憶部4のアドレス指定を行うアドレスデコー
ダ部5、記憶部4の指定されたアドレスから読出された
データと外部から入力されたデータとを論理演算する論
理回路として、AND回路6.OR回路7.EX−OR
回路8.N。
T回路9を有した論理合成部1、論理演算の結果出力さ
れたデータを選択し出力する合成論理選択部2、合成論
理選択部2から出力されたデータを記憶部4に書込むか
否かを決める論理合成制御部3から構成されている。
れたデータを選択し出力する合成論理選択部2、合成論
理選択部2から出力されたデータを記憶部4に書込むか
否かを決める論理合成制御部3から構成されている。
次に動作を説明する。
記憶部4から読出されたデータと外部から入力されたデ
ータとを論理演算するときの論理回路として、AND回
路6を指定した場合を例にとって本実施例の動作を説明
する。
ータとを論理演算するときの論理回路として、AND回
路6を指定した場合を例にとって本実施例の動作を説明
する。
まず、外部のCPUから演算回路の選択を指令する合成
論理選択信号が合成論理選択部2に入力される0合成論
理選択信号を受信した合成論理選択部2は、論理演算を
行う論理回路としてAND回路6を選択し、AND回路
6に接続されているゲートを制御してオンにする。
論理選択信号が合成論理選択部2に入力される0合成論
理選択信号を受信した合成論理選択部2は、論理演算を
行う論理回路としてAND回路6を選択し、AND回路
6に接続されているゲートを制御してオンにする。
次に、CPUから送出された論理合成制御信号を論理合
成制御部3が受信し、ゲート11を制御してオンにする
。
成制御部3が受信し、ゲート11を制御してオンにする
。
さらに、CPUは、アドレスデコーダ部5にアドレス信
号とメモリ制御信号を送出する。アドレス信号及びメモ
リ制御信号を受信して、アドレスデコーダ部5は記憶部
4に記憶部出力制御信号24を出力し、記憶部出力制御
信号24により選択された記憶部4のアドレスの内容が
記憶部出力信号23・とじて出力され、出力された記憶
部出力信号23は論理合成部1のAND回路6の一方の
入力となる。
号とメモリ制御信号を送出する。アドレス信号及びメモ
リ制御信号を受信して、アドレスデコーダ部5は記憶部
4に記憶部出力制御信号24を出力し、記憶部出力制御
信号24により選択された記憶部4のアドレスの内容が
記憶部出力信号23・とじて出力され、出力された記憶
部出力信号23は論理合成部1のAND回路6の一方の
入力となる。
一方、書込みデータがAND回路6の他の入力として入
力される。記憶部出力信号23と書込みデータとの論理
積である合成論理選択部出力信号21は論理合成制御部
3のゲート11を通り論理合成制御部出力信号22とし
て記憶部4に入力される。
力される。記憶部出力信号23と書込みデータとの論理
積である合成論理選択部出力信号21は論理合成制御部
3のゲート11を通り論理合成制御部出力信号22とし
て記憶部4に入力される。
又、CPUからアドレスデコーダ部5に入力された書込
み信号により、アドレスデコーダ部5が記憶部入力制御
信号25を出力し、記憶部入力制御信号25により選択
された記憶部4のアドレスに、上述の記憶部出力信号2
3と書込みデータとの論理積である合成論理選択部出力
信号21が書込まれる。
み信号により、アドレスデコーダ部5が記憶部入力制御
信号25を出力し、記憶部入力制御信号25により選択
された記憶部4のアドレスに、上述の記憶部出力信号2
3と書込みデータとの論理積である合成論理選択部出力
信号21が書込まれる。
なお、CPUから入力される書込みデータを記憶部4に
直接書込むときには、論理合成制御信号をオフにするこ
とにより、ゲート11がオフとなり、ゲート12がオン
となって、CPUから入力される書込みデータが記憶部
4に直接書込まれる。
直接書込むときには、論理合成制御信号をオフにするこ
とにより、ゲート11がオフとなり、ゲート12がオン
となって、CPUから入力される書込みデータが記憶部
4に直接書込まれる。
このように、記憶されているデータに対して同一の論理
演算を繰返し行うとき、その論理演算を行う論理回路を
設けて演算を行うことにより、CPUの負担を軽減し、
論理合成処理時間を短縮することができる。
演算を繰返し行うとき、その論理演算を行う論理回路を
設けて演算を行うことにより、CPUの負担を軽減し、
論理合成処理時間を短縮することができる。
以上説明したように、本発明は、メモリ内容に対する単
純な論理演算処理を行うとき、その論理演算を行う論理
回路を設けて演算を行うことによリ、CPUの負担を軽
減し、論理合成処理時間を短縮するという効果を有する
。
純な論理演算処理を行うとき、その論理演算を行う論理
回路を設けて演算を行うことによリ、CPUの負担を軽
減し、論理合成処理時間を短縮するという効果を有する
。
第1図は本発明の一実施例のブロック図である。
1・・・・・・論理合成部、2・・・・・・合成論理選
択部、3・・・・・・論理合成制御部、4・・・・・・
記憶部、5・・・・・・アドレスデコーダ部、6・・・
・・・AND回路、7・・・・・・OR回路、8・・・
・・・EX−OR回路、9・・・・・・N07回路、1
0〜12・・・・・・ゲート、21・・・・・・合成論
理選択部出力信号、22・・・・・・論理合成制御部出
力信号、23・・・・・・記憶部出力信号、24・・・
・・・記憶部出力制御信号、25・・・・・・記憶部入
力制御信号。 代理人 弁理士 内 原 晋 5 :アト”し又テフータ゛音P 6:AND回路 7:OR回足各 δ :Ex〜θR巨じ各 q:NOT口距 22:M合成セlη円秤出力信号 Z3;記1.fF出H号 z4:記憶舒已り1軒信号 Z5:記憔舒λ紳j軒信号 Tト°レスイ吉号 −− メ丑ソ幸J會乃言号− (毀にみ布号
択部、3・・・・・・論理合成制御部、4・・・・・・
記憶部、5・・・・・・アドレスデコーダ部、6・・・
・・・AND回路、7・・・・・・OR回路、8・・・
・・・EX−OR回路、9・・・・・・N07回路、1
0〜12・・・・・・ゲート、21・・・・・・合成論
理選択部出力信号、22・・・・・・論理合成制御部出
力信号、23・・・・・・記憶部出力信号、24・・・
・・・記憶部出力制御信号、25・・・・・・記憶部入
力制御信号。 代理人 弁理士 内 原 晋 5 :アト”し又テフータ゛音P 6:AND回路 7:OR回足各 δ :Ex〜θR巨じ各 q:NOT口距 22:M合成セlη円秤出力信号 Z3;記1.fF出H号 z4:記憶舒已り1軒信号 Z5:記憔舒λ紳j軒信号 Tト°レスイ吉号 −− メ丑ソ幸J會乃言号− (毀にみ布号
Claims (1)
- データを記憶する記憶部と、前記記憶部のアドレス指定
を行うアドレスデコーダ部と、前記記憶部の指定された
アドレスから読出されたデータと外部から入力されたデ
ータとを論理演算する論理回路を有した論理合成部と、
論理演算の結果出力されたデータを選択し出力する合成
論理選択部と、前記合成論理選択部から出力されたデー
タを前記記憶部に書込むか否かを決める論理合成制御部
とを備えたことを特徴とする論理合成機能付メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63269767A JPH02116077A (ja) | 1988-10-25 | 1988-10-25 | 論理合成機能付メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63269767A JPH02116077A (ja) | 1988-10-25 | 1988-10-25 | 論理合成機能付メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02116077A true JPH02116077A (ja) | 1990-04-27 |
Family
ID=17476862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63269767A Pending JPH02116077A (ja) | 1988-10-25 | 1988-10-25 | 論理合成機能付メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02116077A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007029391A1 (ja) * | 2005-09-09 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 演算機能付きメモリ制御装置及びメモリ装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62259189A (ja) * | 1986-05-06 | 1987-11-11 | Sony Corp | 演算処理装置 |
-
1988
- 1988-10-25 JP JP63269767A patent/JPH02116077A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62259189A (ja) * | 1986-05-06 | 1987-11-11 | Sony Corp | 演算処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007029391A1 (ja) * | 2005-09-09 | 2007-03-15 | Matsushita Electric Industrial Co., Ltd. | 演算機能付きメモリ制御装置及びメモリ装置 |
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