JPH03141425A - 論理演算方式 - Google Patents
論理演算方式Info
- Publication number
- JPH03141425A JPH03141425A JP1280091A JP28009189A JPH03141425A JP H03141425 A JPH03141425 A JP H03141425A JP 1280091 A JP1280091 A JP 1280091A JP 28009189 A JP28009189 A JP 28009189A JP H03141425 A JPH03141425 A JP H03141425A
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- JP
- Japan
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- data
- dram
- cpu
- memory
- switching circuit
- Prior art date
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- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＲＡＭのり一ドモデファイライトを使った論
理演算方式に関するものである。
理演算方式に関するものである。
〔従来技術及び発明が解決しようとする課題〕従来この
種の技術としては、特開昭６０−１４２４２１号公報、
特開昭６１−９８４４１号公報、特開昭６１−２７６０
４２号公報に開示されたものがあった。
種の技術としては、特開昭６０−１４２４２１号公報、
特開昭６１−９８４４１号公報、特開昭６１−２７６０
４２号公報に開示されたものがあった。
第２図は従来この種の論理演算装置の構成をブロック図
である。論理演算装置は図示するように、ＣＰＵ２１、
メモリ２２、論理演算回路２３及びＤＲＡＭ２４を具備
する構成である。
である。論理演算装置は図示するように、ＣＰＵ２１、
メモリ２２、論理演算回路２３及びＤＲＡＭ２４を具備
する構成である。
上記構成のＤＲＡＭのリードモデファイライトを使った
論理演算装置においては、演算の内容についてはＣＰＵ
２１からの演算選択信号Ｓ、により選択可能であったが
、ＤＲＡＭ２４からのデータと演算を行なうデータは一
度メモリ２２からＣＰＵ２１に取り込んだＣＰＵ２１の
出力データに限られていた。そのため、論理演算のため
のデータを、−度メモリ２２からＣＰＵ２１に取り込む
動作が必要となり、１ワードの論理演算に実質上２ＣＰ
Ｕサイクルを必要とし、論理演算処理の高速化の障害と
なっていた。
論理演算装置においては、演算の内容についてはＣＰＵ
２１からの演算選択信号Ｓ、により選択可能であったが
、ＤＲＡＭ２４からのデータと演算を行なうデータは一
度メモリ２２からＣＰＵ２１に取り込んだＣＰＵ２１の
出力データに限られていた。そのため、論理演算のため
のデータを、−度メモリ２２からＣＰＵ２１に取り込む
動作が必要となり、１ワードの論理演算に実質上２ＣＰ
Ｕサイクルを必要とし、論理演算処理の高速化の障害と
なっていた。
本発明は上述の点に鑑みてなされたもので、上記問題点
を除去し、ＤＲＡＭのデータと演算を行なうデータを一
度メモリからＣＰＵに取り込むことなく、高速に演算を
行なうことができる論理演算装置を提供することにある
。
を除去し、ＤＲＡＭのデータと演算を行なうデータを一
度メモリからＣＰＵに取り込むことなく、高速に演算を
行なうことができる論理演算装置を提供することにある
。
上記課題を解決するため本発明は、ＣＰＵ又はＤＭＡＣ
等のバスマスターと、自らのデータのアドレスを生成す
る手段を有するメモリと、バスマスター及びメモリから
のデータバスの切換をバスマスターからの信号により行
なうデータバス切換回路と、ＤＲＡＭと、データバス切
換回路を通って与えられたデータとＤＲＡＭから読み出
したデータとの論理演算を行なう論理演算回路を具備し
、この演算を１ＣＰＵサイクルで実行させることを特徴
とする。
等のバスマスターと、自らのデータのアドレスを生成す
る手段を有するメモリと、バスマスター及びメモリから
のデータバスの切換をバスマスターからの信号により行
なうデータバス切換回路と、ＤＲＡＭと、データバス切
換回路を通って与えられたデータとＤＲＡＭから読み出
したデータとの論理演算を行なう論理演算回路を具備し
、この演算を１ＣＰＵサイクルで実行させることを特徴
とする。
論理演算を上記の如く行なうので、例えばメモリのデー
タとＤＲＡＭのデータの論理演算を行なう時、ＣＰＵは
データバス切換回路をメモリからのデータが通り抜ける
ようにして論理演算回路に入力きせると共に、演算を行
なうＤＲＡＭのデータのアドレスを該ＤＲＡＭに出力し
てデータを読み出し論理演算回路に入力させ、メモリか
らのデータとＤＲＡＭからのデータとの演算を１ＣＰＵ
サイクルで実行することができ、従来例のようにＣＰＵ
へ一旦ロードする必要がないから、高速の論理演算を実
行することが可能となる。
タとＤＲＡＭのデータの論理演算を行なう時、ＣＰＵは
データバス切換回路をメモリからのデータが通り抜ける
ようにして論理演算回路に入力きせると共に、演算を行
なうＤＲＡＭのデータのアドレスを該ＤＲＡＭに出力し
てデータを読み出し論理演算回路に入力させ、メモリか
らのデータとＤＲＡＭからのデータとの演算を１ＣＰＵ
サイクルで実行することができ、従来例のようにＣＰＵ
へ一旦ロードする必要がないから、高速の論理演算を実
行することが可能となる。
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る論理演算装置の構成を示すブロッ
ク図である０図示するように、論理演算装置はＣＰＵＩ
Ｉ、メモリ１２，１３、データバス切゛換回路１４、論
理演算回路１５及びＤＲＡＭ１６を具備する構成である
。
ク図である０図示するように、論理演算装置はＣＰＵＩ
Ｉ、メモリ１２，１３、データバス切゛換回路１４、論
理演算回路１５及びＤＲＡＭ１６を具備する構成である
。
メモリ１２．１３は自らデーターアドレスを生成するア
ドレスカウンター等の回路をもったメモノー又はデータ
の回転等の機能をもったバッファーメモリーである。デ
ータバス切換回路工４はＣＰＵＩＩからのデータソース
選択信号Ｓ１により、ＤＲＡＭ１６上のデータと演算す
るデータをＣＰＵＩＩ又はメモリ１２．１３からのデー
タの内どれにするかを選択するものである。また、論理
演算処理工５はデータバス切換回路工４によって選択さ
れたデータからのデータとＤＲＡＭ１６上のデータとの
間で論理演算を行ない、その結果をＤＲＡＭ１６に出力
するものである。この論理演算の内容はＣＰＵＩＩから
の演算選択信号Ｓ、により選択される。ＤＲＡＭ１６の
リードモデファイライトは、ＣＰＵ１１等のバスマスタ
ーによるＤＲＡＭアクセスにより行なわれる。
ドレスカウンター等の回路をもったメモノー又はデータ
の回転等の機能をもったバッファーメモリーである。デ
ータバス切換回路工４はＣＰＵＩＩからのデータソース
選択信号Ｓ１により、ＤＲＡＭ１６上のデータと演算す
るデータをＣＰＵＩＩ又はメモリ１２．１３からのデー
タの内どれにするかを選択するものである。また、論理
演算処理工５はデータバス切換回路工４によって選択さ
れたデータからのデータとＤＲＡＭ１６上のデータとの
間で論理演算を行ない、その結果をＤＲＡＭ１６に出力
するものである。この論理演算の内容はＣＰＵＩＩから
の演算選択信号Ｓ、により選択される。ＤＲＡＭ１６の
リードモデファイライトは、ＣＰＵ１１等のバスマスタ
ーによるＤＲＡＭアクセスにより行なわれる。
上記構成の論理演算装置において、例えばメモリ１２上
のデータとＤＲＡＭ１６上のデータの論理演算を行なう
時、ＣＰＵＩ １はデータバス切換回路１４をメモリ１
２のデータが通り抜けるようにすると共に、演算を行な
うＤＲＡＭ１６上のデータのアドレスを出力し、ＤＲＡ
Ｍ１６に対してリードモデファイライト、即ちデータの
読み出し書き込みを１ＣＰＵサイクルで行なう。
のデータとＤＲＡＭ１６上のデータの論理演算を行なう
時、ＣＰＵＩ １はデータバス切換回路１４をメモリ１
２のデータが通り抜けるようにすると共に、演算を行な
うＤＲＡＭ１６上のデータのアドレスを出力し、ＤＲＡ
Ｍ１６に対してリードモデファイライト、即ちデータの
読み出し書き込みを１ＣＰＵサイクルで行なう。
上記のようにすることにより、ＣＰＵ１１以外のメモリ
１２．１３上のデータとＤＲＡＭ１Ｂ上のデータとの演
算を１ＣＰＵサイクルで実行することができる。また、
データソース選択信号Ｓ１により、ＣＰＵＩＩの出力デ
ータがデータバス切換回路１４を通り抜けるようにすれ
ば、ＣＰＵｌ１上のデータとＤＲＡＭ１６上のデータの
演算もできる。
１２．１３上のデータとＤＲＡＭ１Ｂ上のデータとの演
算を１ＣＰＵサイクルで実行することができる。また、
データソース選択信号Ｓ１により、ＣＰＵＩＩの出力デ
ータがデータバス切換回路１４を通り抜けるようにすれ
ば、ＣＰＵｌ１上のデータとＤＲＡＭ１６上のデータの
演算もできる。
なお、バスマスタがビットビルト等の為のダイレクトメ
モリアクセスコントロール（ＤＭＡＣ）の場合も上記の
ようにＣＰＵＩ １がバスマスターの場合と同様に考え
ればよい。
モリアクセスコントロール（ＤＭＡＣ）の場合も上記の
ようにＣＰＵＩ １がバスマスターの場合と同様に考え
ればよい。
以上説明したように本発明によれば、メモリ上のデータ
をＣＰＵへ一旦ロードする必要がないから、高速の論理
演算を実行できるという優れた効果が得られる。
をＣＰＵへ一旦ロードする必要がないから、高速の論理
演算を実行できるという優れた効果が得られる。
第１図は本発明に係る論理演算装置の構成を示すブロッ
ク図、第２図は従来の論理演算装置の構−成を示すブロ
ック図である。 図中、１１・・・・ＣＰＵ、１２．１３・・・・メモリ
、１４・・・・データバス切換回路、１５・・・・論理
演算回路、１６・・・・ＤＲＡＭ。
ク図、第２図は従来の論理演算装置の構−成を示すブロ
ック図である。 図中、１１・・・・ＣＰＵ、１２．１３・・・・メモリ
、１４・・・・データバス切換回路、１５・・・・論理
演算回路、１６・・・・ＤＲＡＭ。
Claims (1)
- 【特許請求の範囲】 ＣＰＵ（中央処理装置）又はＤＭＡＣ（ダイレクトメモ
リアクセスコントローラー）等のバスマスターと、 自らのデータのアドレスを生成する手段を有するメモリ
と、 前記バスマスター及び前記メモリからのデータバスの切
換をバスマスターからの信号により行なうデータバス切
換回路と、 ＤＲＡＭ（ダイレクトランダムアクセスメモリ）と、 前記データバス切換回路を通って与えられたデータと前
記ＤＲＡＭから読み出したデータとの論理演算を行なう
論理演算回路を具備し、 上記演算を１ＣＰＵサイクルで実行することを特徴とす
る論理演算方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280091A JP2869658B2 (ja) | 1989-10-26 | 1989-10-26 | 論理演算方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280091A JP2869658B2 (ja) | 1989-10-26 | 1989-10-26 | 論理演算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03141425A true JPH03141425A (ja) | 1991-06-17 |
| JP2869658B2 JP2869658B2 (ja) | 1999-03-10 |
Family
ID=17620193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280091A Expired - Lifetime JP2869658B2 (ja) | 1989-10-26 | 1989-10-26 | 論理演算方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869658B2 (ja) |
-
1989
- 1989-10-26 JP JP1280091A patent/JP2869658B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2869658B2 (ja) | 1999-03-10 |
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