JPH04263332A - マルチポート型ランダムアクセスメモリ内蔵情報処理 装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】この発明は情報処理装置において
中央処理装置の動作に必要な情報を一時的に格納するマ
ルチポート型ランダムアクセスメモリ（ＲＡＭ）を内蔵
した情報処理装置に関するものである。 【０００２】 【従来の技術】ここではマルチポート型ＲＡＭとしてデ
ュアルポート型ＲＡＭを例にとって説明する。図５はデ
ュアルポート型ＲＡＭを内蔵した情報処理装置の要部構
成を示すブロック図である。図５において、情報処理装
置５１はＣＰＵ（中央処理装置）５２とデュアルポート
型ＲＡＭ５３から構成されている。デュアルポート型Ｒ
ＡＭ５３は、データを格納する複数のメモリセルを有す
るメモリセル部５６と、このメモリセル部５６を制御す
るメモリ制御部５５と、メモリセル部５６に対するアク
セスによりＣＰＵ５２に対して割り込みを発生するため
の制御を行う割り込み制御回路部５４とから構成されて
いる。この例では、デュアルポート型ＲＡＭ５３のＡポ
ート側にＣＰＵ５２が接続され、Ｂポート側に外部情報
処理装置５７が接続されている。 【０００３】図６は従来のマルチポート型ＲＡＭ（ここ
ではデュアルポート型ＲＡＭ）内に備えられる割り込み
制御回路部内のレジスタ構成図である。図６において、
２６，２７，２８は例えばそれぞれアドレスａ，ｂ，ｃ
への書き込みによる割り込みの発生の選択（割り込み発
生対象アドレスの選択）を行うための選択ビットを格納
する選択レジスタ、２９，３０，３１はそれぞれアドレ
スａ，ｂ，ｃからの読み出しによる割り込み発生の選択
を行うための選択ビットを格納する選択レジスタである
。３２，３３，３４，３５，３６，３７はそれぞれのモ
ードの割り込みの発生状態を保持するステータスレジス
タである。ステータスレジスタ３２，３３，３４，３５
，３６，３７はそれぞれ選択レジスタ２６，２７，２８
，２９，３０，３１の割り込み発生対象アドレスに対応
した割り込みの発生状態を保持する。図６において、選
択ビットを選択０，選択１，選択２，選択３，選択４，
選択５と表し、ステータスビットをステータス０，ステ
ータス１，ステータス２，ステータス３，ステータス４
，ステータス５と表している。 【０００４】図７は上記割り込み制御回路部５４の従来
回路構成を示す回路図である。図７において、ＤＢ０（
Ａ）はデュアルポート型ＲＡＭ５３のＡポート側のデー
タバスのうちの０ビット目のデータバス、ＤＢ１（Ａ）
はＡポート側のデータバスのうちの１ビット目のデータ
バス、ＤＢ２（Ａ）〜ＤＢ１５（Ａ）も同様に２ビット
目〜１５ビット目のデータバスである。なお、ＤＢ０（
Ａ）〜ＤＢ１５（Ａ）のうち図示しないものもある。Ｗ
Ｒ（Ｂ）はＢポート側のライト信号、ＲＤ（Ｂ）はＢポ
ート側のリード信号、アドレス入力（Ｂ）はＢポート側
のアドレス信号、ＷＲＭＯＤＥは選択レジスタへの書き
込みを行うためのライトモード信号、ＷＲＳＴＡＴＵＳ
はステータスレジスタへの書き込みを行うためのライト
ステータス信号、ＲＤＭＯＤＥは選択レジスタからの読
み出しを行うためのリードモード信号、ＲＤＳＴＡＴＵ
Ｓはステータスレジスタからの読み出しを行うためのリ
ードステータス信号である。ＩＲＱＤＰＲＡＭはデュア
ルポート型ＲＡＭ５３から発生する割り込み信号である
。 【０００５】次に図５〜図７を参照して従来例の動作に
ついて説明する。情報処理装置５１は、Ｂポートに接続
されている外部情報処理装置５７からのアクセスにより
、ＣＰＵ５２に対して割り込みの発生を行う。この割り
込みを発生するための制御を行うのが、割り込み制御回
路部５４である。 【０００６】まず選択レジスタ２６〜３１への選択ビッ
トの設定により、割り込み発生条件の選択を行い、その
選択された割り込み条件が満たされたとき、３２〜３７
の中のその割り込み条件に相当するステータスレジスタ
がセットされ、デュアルポート型ＲＡＭ５３からの割り
込み発生信号であるＩＲＱＤＰＲＡＭの信号がアクティ
ブとなり、ＣＰＵ５２は割り込みの発生を認識する。そ
して、割り込み発生時には、ＣＰＵ５２はステータスレ
ジスタ３２〜３７の内容を読み出すことにより、発生し
ている割り込みの状態を知ることができ、割り込みの発
生状況に合わせた処理を行っていく。 【０００７】選択レジスタ２６〜３１への選択ビットの
設定は、Ａポート側のデータバスＤＢ０（Ａ）〜ＤＢ７
（Ａ）からの信号とライトモード信号ＷＲＭＯＤＥとに
より行われ、当該選択レジスタの内容が“１”の場合に
は、その条件が選択されており、“０”の場合には、否
選択となる。そして、これらの選択レジスタの内容はリ
ードモード信号ＲＤＭＯＤＥにより、Ａポート側のデー
タバスＤＢ０（Ａ）〜ＤＢ７（Ａ）に読み出すことがで
きる。ステータスレジスタ３２〜３７の内容についても
、Ａポート側のデータバスＤＢ８（Ａ）〜ＤＢ１５（Ａ
）からの信号とライトステータス信号ＷＲＳＴＡＴＵＳ
とにより書き込みを行い、リードステータ信号ＲＤＳＴ
ＡＴＵＳによりＡポート側のデータバスＤＢ８（Ａ）〜
ＤＢ１５（Ａ）に読み出すことができる。 【０００８】次に、図７の回路図に合わせて、割り込み
発生の一例の説明を行う。今、Ｂポート側よりデュアル
ポート型ＲＡＭ５３のアドレスａへの書き込みが行われ
たとすると、Ｂポート側のアドレスがアドレスａとなっ
たことをデコードする信号１７とＢポート側からのライ
ト信号ＷＲ（Ｂ）がアクティブとなり、これらをデコー
ドするロジック１８もアクティブとなる。このとき選択
０の選択レジスタ２６が、選択（内容が“１”）されて
いれば、ロジック１９によりその発生条件に相当するス
テータスレジスタ３２がセットされ、デュアルポート型
ＲＡＭ５３からの割り込み発生信号ＩＲＱＤＰＲＡＭが
アクティブとなり、ＣＰＵ５２に対して割り込みを発生
する。なお、データバスＤＢ８（Ａ）からステータスレ
ジスタ３２等へはロジック２１により“０”しか書き込
めず、ステータスレジスタ３２をクリアしかできない。 【０００９】 【発明が解決しようとする課題】上述したように従来の
マルチポート型ＲＡＭ内蔵情報処理装置は、割り込み発
生対象アドレスに対してデータの書き込みと読み出しの
両方による割り込みの発生を可能とした場合に、書き込
みと読み出しを行うための選択レジスタ及びステータス
レジスタをそれぞれ別々に持たせていたため、選択レジ
スタ及びステータスレジスタ等の制御回路が大きくなる
という問題点があった。 【００１０】この発明は上記のような問題点を解決する
ためになされたもので、割り込み発生対象アドレスに対
する割り込みの発生の制御を行うためのレジスタ数を極
力少なくし、割り込み発生対象アドレスに対して書き込
みと読み出しの両方による割り込みの発生を可能とする
マルチポート型ＲＡＭ内蔵情報処理装置を提供すること
を目的とする。 【００１１】 【課題を解決するための手段】この発明に係るマルチポ
ート型ＲＡＭ内蔵情報処理装置は、割り込み発生対象ア
ドレスとして複数のアドレスを有し、その割り込み発生
対象アドレスの選択を行うためのアドレス選択ビットを
格納するアドレス選択レジスタ８，９，１０と、上記割
り込み発生対象アドレスに対して割り込み発生を読み出
しにより行うか書き込みにより行うかの選択を行うため
のリードライト選択ビットを格納するリードライト選択
レジスタ１１，１２，１３と、各割り込み発生の状態を
示すステータスビットを格納するステータスレジスタ１
４，１５，１６とを上記割り込み制御回路部５４に設け
、上記各レジスタの内容に従って割り込み発生の制御を
行うものである。 【００１２】 【作用】割り込み制御回路部５４は、アドレス選択レジ
スタ８，９，１０により割り込み発生対象アドレスの選
択を行い、リードライト選択レジスタ１１，１２，１３
に従ってその割り込み発生対象アドレスに対して割り込
み発生を読み出しあるいは書き込みにより行い、ステー
タスレジスタ１４，１５，１６により割り込み発生の状
態を保持し、上記各レジスタの内容に従って割り込み発
生の制御を行う。 【００１３】 【実施例】図１はこの発明の一実施例に係るマルチポー
ト型ＲＡＭとしてのデュアルポート型ＲＡＭ内の割り込
み制御回路部に備えられるレジスタ構成を示す図である
。図１において、８，９，１０はそれぞれ例えば割り込
み発生対象アドレスａ，ｂ，ｃの選択を行うためのアド
レス選択ビット（アドレス選択０，１，２）を格納する
アドレス選択レジスタで、このレジスタの内容を例えば
“１”としたときに、その割り込み発生対象アドレスが
選択される。１１，１２，１３はそれぞれ割り込み発生
対象アドレスａ，ｂ，ｃに対して割り込み発生のアクセ
スの方法、即ち割り込み発生を読み出しにより行うか書
き込みにより行うかの選択を行うためのリードライト選
択ビット（Ｒ／Ｗ選択０，１，２）を格納するリードラ
イト選択レジスタで、このレジスタの内容が例えば“０
”のとき読み出し、“１”のとき書き込みが選択される
。これらのレジスタにより割り込み発生条件が決定され
、それぞれの割り込み発生条件の割り込み発生の状態（
ステータス０，１，２）を保持するのが、１４，１５，
１６のステータスレジスタである。アドレス選択レジス
タ８とリードライト選択レジスタ１１との設定による割
り込み条件のステータスレジスタが１４で、アドレス選
択レジスタ９とリードライト選択レジスタ１２との設定
による割り込み条件のステータスレジスタが１５で、ア
ドレス選択レジスタ１０とリードライト選択レジスタ１
３との設定による割り込み条件のステータスレジスタが
１６である。例えばアドレス選択レジスタ８とリードラ
イト選択レジスタ１１の内容をそれぞれ“１”，“１”
とすれば、アドレスａへの書き込みによる割り込みの発
生が選択され、この発生状態はステータスレジスタ１４
に保持される。 【００１４】図２は割り込み制御回路部のこの実施例の
回路構成を示す回路図である。図２において、図７に示
す構成要素に対応するものには同一の符号を付し、その
説明を省略する。図２において、ＲＤ（Ｂ）はＢポート
側からのリード信号、８は図１中のアドレス選択レジス
タ８、１１は図１中のリードライト選択レジスタ１１、
１４は図１中のステータスレジスタ１４を示す。 【００１５】次に図１，図２及び図５を参照してこの実
施例の動作について説明する。アドレス選択レジスタ８
〜１０及びリードライト選択レジスタ１１〜１３へのア
ドレス選択ビット及びリードライト選択ビットの設定は
、Ａポート側からのデータバスＤＢ０（Ａ）〜ＤＢ７（
Ａ）からの信号とライトモード信号ＷＲＭＯＤＥとによ
り行われ、また、逆にリードモード信号ＲＤＭＯＤＥに
よりＡポート側のデータバスＤＢ０（Ａ）〜ＤＢ７（Ａ
）に上記各ビットが読み出される。ステータスレジスタ
１４〜１６の内容についても、Ａポート側のデータバス
ＤＢ８（Ａ）〜ＤＢ１５（Ａ）からの信号とライトステ
ータス信号ＷＲＳＴＡＴＵＳとにより書き込みを行い、
リードステータ信号ＲＤＳＴＡＴＵＳによりＡポート側
のデータバスＤＢ８（Ａ）〜ＤＢ１５（Ａ）に読み出さ
れる。ただし、データバスからステータスレジスタへの
書き込みは“０”しかできない。なおＤＢ０（Ａ）〜Ｄ
Ｂ１５（Ａ）は図２において図示していないものもある
。 【００１６】次に、図２の回路図に合わせて、割り込み
発生の一例の説明を行う。今、Ｂポート側よりデュアル
ポート型ＲＡＭ５３のアドレスａへの書き込みが行われ
た場合を考える。Ｂポート側のアドレスがアドレスａと
なったことをデコードする信号１７と、割り込み発生ア
クセスの選択を行うリードライト選択レジスタ１１の値
とにより、Ｂポート側のライト信号ＷＲ（Ｂ）又はＢポ
ート側のリード信号ＲＤ（Ｂ）のどちらかが選択されて
ロジック１８に入力されるが、今、リードライト選択レ
ジスタ１１の値が“１”であったとすると、ＷＲ（Ｂ）
の信号が入力として選択されて、ロジック１８がアクテ
ィブとなる。そして、割り込み発生対象アドレスａが選
択されており、割り込み発生対象アドレスａのアドレス
選択レジスタ８の値が“１”であれば、ロジック１９も
アクティブとなり、そのステータスレジスタ１４がセッ
トされ、デュアルポート型ＲＡＭ５３からの割り込み発
生信号ＩＲＱＤＰＲＡＭがアクティブとなり、ＣＰＵ５
２に対して割り込みを発生する。 【００１７】図３は他の実施例の割り込み制御回路部の
レジスタ構成を示す図である。図３において、８，９，
１０はそれぞれ例えば割り込み発生対象アドレスａ，ｂ
，ｃの選択を行うためのアドレス選択ビットを格納する
アドレス選択レジスタ、２２は割り込み発生対象アドレ
スのすべて（ここではアドレスａ，ｂ，ｃ）に対して割
り込み発生を読み出しにより行うか書き込みにより行う
かの選択を行うためのリードライト選択ビットを格納す
るリードライト選択レジスタ、２３，２４，２５は各割
り込み発生の状態を示すステータスビットを格納するス
テータスレジスタである。アドレス選択レジスタ８，９
，１０の内容を例えば“１“としたとき、その割り込み
発生対象アドレスが選択される。すべての割り込み発生
対象アドレスに対する割り込み発生のアクセスの方法の
選択を行うリードライト選択レジスタ２２は、この内容
が例えば“０”のとき読み出し、“１”のとき書き込み
を選択する。ステータスレジスタ２３，２４，２５は、
レジスタ８，９，１０，２２により割り込み発生条件が
決定され、それぞれの割り込み発生条件の割り込み発生
の状態を保持する。アドレス選択レジスタ８とリードラ
イト選択レジスタ２２の設定による割り込み条件のステ
ータスレジスタが２３で、アドレス選択レジスタ９とリ
ードライト選択レジスタ２２の設定による割り込み条件
のステータスレジスタが２４で、アドレス選択レジスタ
１０とリードライト選択レジスタ２２の設定による割り
込み条件のステータスレジスタが２５である。特に、こ
の実施例のリードライト選択レジスタ２２は、割り込み
発生対象アドレスとしてデュアルポート型ＲＡＭ５３の
ＲＡＭエリア内のすべてのアドレスと先頭アドレスと最
終アドレスとの３つを持ち、それらすべての割り込みを
読み出しにより発生するか書き込みにより発生するかを
選択するためのビットを１ビット持っている。　　【０
０１８】図４は図３のレジスタを含む割り込み制御回路
部の回路構成を示す回路図である。図４において、図２
に示す構成要素に対応するものには同一の符号を付し、
その説明を省略する。図４において、８は図３中のアド
レス選択レジスタ８、２２は図３中のリードライト選択
レジスタ２２、２３は図３中のステータスレジスタ２３
に相当する。 【００１９】次に図３，図４及び図５を参照して上記他
の実施例の動作について説明する。アドレス選択レジス
タ８〜１０へのアドレス選択ビットの設定、リードライ
ト選択レジスタ２２へのリードライト選択ビットの設定
、及びステータスレジスタ２３〜２５へのステータスビ
ットの設定は、Ａポート側からのデータバスＤＢ０（Ａ
）〜ＤＢ７（Ａ）からの信号とライトモード信号ＷＲＭ
ＯＤＥとにより行われる。なお、上記データバスＤＢ７
（Ａ）は図示されていない。また、逆にリードモード信
号ＲＤＭＯＤＥによりＡポート側のデータバスＤＢ０（
Ａ）〜ＤＢ７（Ａ）に上記各ビットが読み出される。た
だし、データバスからステータスレジスタへの書き込み
は“０”しかできない。 【００２０】全体の回路動作は、前記実施例と同様であ
るが、ただ、割り込み発生アクセスの選択を行うリード
ライト選択レジスタ２２が、すべての割り込み発生アド
レスに対して１個しか設けられておらず、そのレジスタ
内容ですべての割り込み発生アドレスに対するアクセス
方法の制御を行っている。したがって、前記実施例に比
べこの実施例はリードライト選択レジスタが１個で済む
ため、割り込み制御回路部の構成をより簡単化できると
ともに小型化することができる。 【００２１】なお、上記各実施例において、デュアルポ
ート型ＲＡＭ５３は情報処理装置５１内にワンチップ構
成で組み込んでもよい。また、デュアルポート型ＲＡＭ
５３及びＣＰＵ５２も情報処理装置５１内にワンチップ
構成で組み込んでもよい。 【００２２】 【発明の効果】以上のように本発明によれば、割り込み
発生対象アドレスに対して割り込み発生を読み出しによ
り行うか書き込みにより行うかの選択を行うためのリー
ドライト選択レジスタを設けて構成したので、割り込み
発生対象アドレスに対して読み出し及び書き込みの両方
による割り込み発生が可能となり、従来において読み出
しと書き込みの処理に対応して個々に持っていたレジス
タ数を少なくでき、したがって従来よりも回路構成を簡
単化かつ小型化でき、また、複雑な情報処理にも対応で
きるという効果が得られる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るレジスタ構成を示す
図である。

【図２】図２のレジスタを含む割り込み制御回路部の回
路構成を示す図である。

【図３】この発明の他の実施例に係るレジスタ構成を示
す図である。

【図４】図３のレジスタを含む割り込み制御回路部の回
路構成を示す図である。

【図５】実施例及び従来例に係るマルチポート型ＲＡＭ
内蔵情報処理装置の要部構成を示すブロック図である。

【図６】従来のレジスタ構成を示す図である。

【図７】図６のレジスタを含む割り込み制御回路部の回
路構成を示す図である。

【符号の説明】

８〜１０　　アドレス選択レジスタ １１〜１３，２２　　リードライト選択レジスタ１４〜
１６，２３〜２５　　ステータスレジスタ５１　　情報
処理装置 ５２　　ＣＰＵ ５３　　デュアルポート型ＲＡＭ（マルチポート型ＲＡ
Ｍ） ５４　　割り込み制御回路部 ５５　　メモリ制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　データを格納する複数のメモリセルを
   有するメモリセル部と、このメモリセル部を制御するメ
   モリ制御部と、上記メモリセル部に対するアクセスによ
   り中央処理装置に対して割り込みを発生するための制御
   を行う割り込み制御回路部と、データの入出力を行う複
   数の入出力ポートとを備えたマルチポート型ランダムア
   クセスメモリを内蔵した情報処理装置において、割り込
   み発生対象アドレスとして複数のアドレスを有し、その
   割り込み発生対象アドレスの選択を行うためのアドレス
   選択ビットを格納するアドレス選択レジスタと、上記割
   り込み発生対象アドレスに対して割り込み発生を読み出
   しにより行うか書き込みにより行うかの選択を行うため
   のリードライト選択ビットを格納するリードライト選択
   レジスタと、各割り込み発生の状態を示すステータスビ
   ットを格納するステータスレジスタとを上記割り込み制
   御回路部に設け、上記各レジスタの内容に従って割り込
   み発生の制御を行うことを特徴とするマルチポート型ラ
   ンダムアクセスメモリ内蔵情報処理装置。