JPH04361349A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、通信データ入出力手段
を有する入出力制御装置に関する。

【０００２】

【従来の技術】一般に、シングルポートメモリ（ＤＲＡ
Ｍ）を主メモリに用いた場合、データ転送はＤＭＡ転送
を用いる。このＤＭＡ転送は、主制御部と独立したＤＭ
Ａ制御部と呼ぶ入出力制御専用のハードウェアを主制御
部と主メモリ部のデータ転送路と別に主メモリと入出力
部との間にデータ転送路を設ける。これによって、主制
御部の動作と入出力部の動作を並行して行うようにする
。

【０００３】従来の通信バッファメモリ部と通信入出力
部とを備えた入出力制御装置を図５に示す。

【０００４】主制御部１は、マイクロプロセッサ等で構
成されており、ＤＭＡ制御部２と通信入出力部３とを制
御する。ＤＭＡ制御部２は、主メモリ部４と通信バッフ
ァメモリ部５との間のデータ転送を制御する。主メモリ
調停部６は、主制御部１から主メモリ部４へのアクセス
とＤＭＡ制御部２からの主メモリ部４へのアクセスの調
停を行い、どちらか一方のアクセスの許可とデータバス
切換部７の制御をする。

【０００５】

【発明が解決しようとする課題】しかしながら、上記し
た従来の入出力制御装置では、次の問題がある。

【０００６】即ち、このようなシングルポート構成の主
メモリ部４を設けた入出力制御装置では、ＤＭＡ制御部
２によりＤＭＡ転送中、主制御部１は主メモリ部４をア
クセスすることができない。このため主制御部１の処理
が停止してしまうため主制御部１の処理率が低下すると
いう問題がある。

【０００７】この場合、ＤＭＡ制御部２がＤＭＡ転送中
でも主制御部１のアクセスすることもできるが、主メモ
リ調停部６が複雑な回路構成になる。さらに、主メモリ
部４に、高速メモリを使用する必要があった。

【０００８】そこで、本発明は、ＤＭＡ制御部のＤＭＡ
転送中でも、主制御部が動作することができ、極めて簡
単な回路構成で処理率の向上を図ることのできる入出力
制御装置を提供することを目的とする。 ［発明の構成］

【０００９】

【課題を解決するための手段】本発明は、マイクロプロ
セッサ等による主制御部と、主メモリ部と、通信データ
を入出力するための通信入出力部と、この通信入出力部
のデータを保存するための通信バッファメモリ部と、こ
の通信バッファメモリ部のデータと、前記主メモリ部の
データをデータ転送をするＤＭＡ制御部とからなる入出
力制御装置において、前記主メモリ部にシリアルポート
およびパラレルポートの双方から独立して読出し、書き
込みのアクセスできるシリアルポートを有するデュアル
ポート画像メモリを前記通信バッファメモリ部のバスサ
イズと前記デュアルポート画像メモリのシリアルポート
数とに合わせるために少なくとも１以上の前記デュアル
ポート画像メモリを備え、前記デュアルポート画像メモ
リのパラレルポート側を前記主制御部のバスラインへ接
続する一方、シリアルポート側を前記通信バッファメモ
リ部へのバスラインに接続するようにした。

【００１０】

【作用】上記構成により、主制御部は、主メモリに対し
て読み出し、書き込みやポインタを設定しておけば、通
信バッファメモリ部は主メモリ部とＤＭＡ転送すること
ができる。また、主制御部も独立して主メモリ部をアク
セスできる。従って、従来に比べて入出力制御装置の処
理率の向上を図ることができる。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１２】図１は、本発明の一実施例を示す入出力制
御装置のブロック構成図である。図５と同一符号は、同
一部分または相当部分を示す。図５と異なる点は、主メ
モリ部４に後に説明する４個のデュアルポート画像メモ
リを備える一方、主メモリ調停部６およびデータバス切
換部７を削除した点である。

【００１３】主メモリ部４は、図２に示す如く構成され
、複数個のデュアルポート画像メモリ８を備えている。 主メモリ部４は、主制御部１とＤＭＡ制御部２と通信入
出力部３とのデータバスを各々分離し、デュアルポート
画像メモリ８のパラレルポート側を主制御部１に接続し
、シリアルポート側を通信バッファメモリ部５に接続す
る。即ち、このデュアルポート画像メモリ８は、ダイナ
ミックＲＡＭとシリアスアクセスメモリ（ＳＡＭ）とを
内蔵し、ランダムアクセスのＲＡＭポートとシリアスア
クセスのＳＡＭポートは独立にアクセスできる構成とな
っている。さらに、このデュアルポート画像メモリ８は
ＲＡＭーＳＡＭ間のデータ転送ができる一方、ＳＡＭポ
ートを通じて、テータ転送期間を除き、ＲＡＭポート動
作と非同期に読み出しと書き込みが実行できる。

【００１４】図２に示す主メモリ部４の構成では、デュ
アルポート画像メモリ８を４個を設け、その各々のデュ
アルポート画像メモリ８のパラレルポート側８ａを主制
御部１へのバスライン９へ接続し、さらに、デュアルポ
ート画像メモリ８のシリアルポート側８ｂをバスライン
１０へ接続している。そして、デュアルポート画像メモ
リ８のシリアルポート側８ｂのポート数が通信バッファ
メモリ部５のビット構成に一致するようにする。例えば
、通信バッファメモリ部５のビット構成が１６ビットで
あれば１個のデュアルポート画像メモリ８のシリアルポ
ート側８ｂを４ビットの構成のものを用いる。

【００１５】上記構成で、まず、通信入出力部３に入出
力される通信データは、通信バッファメモリ部５に格納
される。また、主制御部１は、ＤＭＡ制御部２と通信入
出力部３とを制御する。

【００１６】主制御部１は、主メモリ部４と通信バッフ
ァメモリ部５との間で通信データのＤＭＡ転送を行う場
合は、図３に示す如く、主メモリ部４に対してアドレス
ポインタの指定をする。まず、主メモリ部５にアドレス
ポインタとリード／ライトの指定をする（Ｓ１）。続い
て、主制御部１はＤＭＡ制御部２にデータ転送を指示す
る（Ｓ２）。

【００１７】次に、ＤＭＡ制御部２にデータ転送の指示
が与えられると、主メモリ部４と通信バッファメモリ部
５との間で通信データのＤＭＡ転送が実施される。４個
のデュアルポート画像メモリ８のアドレスラインは並列
に接続されており、主制御部１からアドレスポインタの
指定をすれば、４個のデュアルポート画像メモリ８のア
ドレス指定がされる。さらに、アドレスポインタは自動
的にインクリメントされる。一方、主制御部１は、主メ
モリ部４に対してアドレス指定およびリード／ライトの
指定により読み出しまたは書き込みを実行する。

【００１８】上記場合に主メモリ部４では、主メモリ部
４と通信バッファメモリ部５との間の転送データのメモ
リ領域と、主制御部１と主メモリ部４との間の転送デー
タのメモリ領域とが重複しないように主制御部１がソフ
トウエアによりアドレス管理をする。このように通信デ
ータのＤＭＡ転送中でも、主制御部１は、主メモリ部４
にアクセスすることができるので、主制御部１の処理が
停止しない。即ち、主制御部１のデータ処理率の低下が
避けられるので、システム全体としての、処理能力を向
上させることができる。

【００１９】また、主メモリ部５のデュアルポート画像
メモリ８のシリアルポート側はアドレスポインタが自動
的にインクリメントされるので外部アドレス制御回路が
不要となる。また、主メモリ部４のデュアルポート画像
メモリ８は、パラレルポートとシリアルポートの２つの
ポートを持っているため、従来のバス切り換え回路とメ
モリ調停回路が不要となる。

【００２０】本発明は、本実施例の他に、図４のような
複数の制御部を有するシステム構成でも同様に実施でき
る。

【００２１】同図で、主メモリ部４は制御部甲１ａと制
御部乙１ｂと接続している。即ち、制御部甲１ａからの
主メモリ部４へのアクセスと、制御部乙１ｂからの主メ
モリ部５へのアクセスに対して、互いに排他的動作をす
ることなく実施できる。このように同時に主メモリ部４
に対してアクセスすることが主メモリ調停回路を必要と
せず実現できる。

【００２２】

【発明の効果】以上説明したように本発明によれば、通
信データのＤＭＡ転送中における、主制御部の処理能力
の向上を、極めて簡易な回路構成で制御でき、実用的に
は極めて有効である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す入出力制御装置のブロ
ック構成図である。

【図２】図１に示す入出力制御装置の主メモリ部の構成
を示す図である。

【図３】図１に示す入出力制御装置の動作を説明するた
めのフローチャートである。

【図４】本発明の他の実施例を示す入出力制御装置のブ
ロック構成図である。

【図５】従来例を示す入出力制御装置のブロック構成図
である。

【符号の説明】

１　　　　主制御部 ２　　　　ＤＭＡ制御部 ３　　　　通信入出力部 ４　　　　主メモリ部 ５　　　　通信バッファメモリ部 ６　　　　主メモリ調停部 ７　　　　データバス切換部 ８　　　　デュアルポート画像メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　マイクロプロセッサ等による主制御部
   と、主メモリ部と、通信データを入出力するための通信
   入出力部と、この通信入出力部のデータを保存するため
   の通信バッファメモリ部と、この通信バッファメモリ部
   のデータと前記主メモリ部とのデータをデータ転送する
   ＤＭＡ制御部とからなる入出力制御装置において、前記
   主メモリ部にシリアルポートおよびパラレルポートの双
   方から独立して読出し、書き込みのアクセスできるシリ
   アルポートを有するデュアルポート画像メモリを前記通
   信バッファメモリ部のバスサイズと前記デュアルポート
   画像メモリのシリアルポート数とに合わせるために少な
   くとも１以上の前記デュアルポート画像メモリを備え、
   前記デュアルポート画像メモリのパラレルポート側を前
   記主制御部へのバスラインに接続する一方、シリアルポ
   ート側を前記通信バッファメモリ部へのバスラインに接
   続することを特徴とする入出力制御装置。