JPH0573470A - デユアル・ポート記憶装置 - Google Patents
デユアル・ポート記憶装置Info
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- JPH0573470A JPH0573470A JP23262191A JP23262191A JPH0573470A JP H0573470 A JPH0573470 A JP H0573470A JP 23262191 A JP23262191 A JP 23262191A JP 23262191 A JP23262191 A JP 23262191A JP H0573470 A JPH0573470 A JP H0573470A
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- Japan
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- memory
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Abstract
(57)【要約】
【目的】複数のプロセッサ間のデータ送受を仲介するデ
ュアル・ポート記憶装置において、メモリアクセス衝突
によるプロセッサの処理能力低下を防止する。 【構成】第１及び第２のデータ記憶回路１００，２００
を第１及び第２のプロセッサにそれぞれ接続する。第１
のデータ記憶回路１００のアドレス入力端子１０３，メ
モリ素子選択端子１０２及び書き込み制御端子１２０に
所定の信号を印加するとデータ入力端子１０１に入力さ
れたデータがメモリ回路１０７−０〜１０７−ｍの所定
位置に格納される。第２のデータ記憶回路２００の書き
込み制御端子２２０の信号をアクティブにするとメモリ
回路１０７の内容がメモリ回路２０７に一括して転写さ
れる。２つのメモリ回路１０７−０〜１０７−ｍ及び２
０７−０〜２０７−ｍはそれぞれ独立して読み取ること
ができ対応するデータ出力端子１１１及び２１１からそ
れぞれ出力する。
ュアル・ポート記憶装置において、メモリアクセス衝突
によるプロセッサの処理能力低下を防止する。 【構成】第１及び第２のデータ記憶回路１００，２００
を第１及び第２のプロセッサにそれぞれ接続する。第１
のデータ記憶回路１００のアドレス入力端子１０３，メ
モリ素子選択端子１０２及び書き込み制御端子１２０に
所定の信号を印加するとデータ入力端子１０１に入力さ
れたデータがメモリ回路１０７−０〜１０７−ｍの所定
位置に格納される。第２のデータ記憶回路２００の書き
込み制御端子２２０の信号をアクティブにするとメモリ
回路１０７の内容がメモリ回路２０７に一括して転写さ
れる。２つのメモリ回路１０７−０〜１０７−ｍ及び２
０７−０〜２０７−ｍはそれぞれ独立して読み取ること
ができ対応するデータ出力端子１１１及び２１１からそ
れぞれ出力する。
Description
【０００１】
【産業上の利用分野】本発明はデュアル・ポート記憶装
置に関し、特に複数のプロセッサ間でデータの送受を行
う場合に使用される２組の入出力インタフェースを有す
るデュアル・ポート・メモリの構成に関する。
置に関し、特に複数のプロセッサ間でデータの送受を行
う場合に使用される２組の入出力インタフェースを有す
るデュアル・ポート・メモリの構成に関する。
【０００２】
【従来の技術】従来のデュアル・ポート記憶装置の一般
的な構成を図２に示す。
的な構成を図２に示す。
【０００３】第１のプロセッサ３０１はアドレス／デー
タバス３０２及び制御バス３０３を制御する。同様に第
２のプロセッサ３１１はアドレス／データバス３１２及
び制御バス３１３を制御する。第１及び第２のプロセッ
サ３０１，３１１間でデータの受け渡しを行う場合、図
に示すように２つのプロセッサのバス３０２，３０３及
び３１２，３１３との間に２つのバッファ回路３２１，
３２２を有するデュアル・ポート記憶装置３２０を置
き、これらのバッファ回路３２１，３２２で分離された
第３のバス３２４上にある共通のメモリ回路３２５を介
してデータの受け渡しを行うことが行われている。バス
調停回路３２３は第１のプロセッサ３０１の制御バス３
０３と第２のプロセッサ３１１の制御バス３１３との間
の調停を行い、２つのバッファ回路３２１，３２２及び
メモリ回路３２５の制御を行うことにより、バス３２４
上で双方のプロセッサ３０１，３１１からのアクセスが
衝突しないようにする。
タバス３０２及び制御バス３０３を制御する。同様に第
２のプロセッサ３１１はアドレス／データバス３１２及
び制御バス３１３を制御する。第１及び第２のプロセッ
サ３０１，３１１間でデータの受け渡しを行う場合、図
に示すように２つのプロセッサのバス３０２，３０３及
び３１２，３１３との間に２つのバッファ回路３２１，
３２２を有するデュアル・ポート記憶装置３２０を置
き、これらのバッファ回路３２１，３２２で分離された
第３のバス３２４上にある共通のメモリ回路３２５を介
してデータの受け渡しを行うことが行われている。バス
調停回路３２３は第１のプロセッサ３０１の制御バス３
０３と第２のプロセッサ３１１の制御バス３１３との間
の調停を行い、２つのバッファ回路３２１，３２２及び
メモリ回路３２５の制御を行うことにより、バス３２４
上で双方のプロセッサ３０１，３１１からのアクセスが
衝突しないようにする。
【０００４】
【発明が解決しようとする課題】上述した従来のデュア
ル・ポート記憶装置では、メモリとしての入出力ポート
は２つあるがメモリ本体は１つであるため、当然両方の
プロセッサからのアクセスを同時に受け付けることはで
きない。両方のプロセッサからのアクセスが発生した場
合には、通常後からアクセスした方のプロセッサは先に
アクセスしたプロセッサからのアクセスが終了するまで
待たなければならない。
ル・ポート記憶装置では、メモリとしての入出力ポート
は２つあるがメモリ本体は１つであるため、当然両方の
プロセッサからのアクセスを同時に受け付けることはで
きない。両方のプロセッサからのアクセスが発生した場
合には、通常後からアクセスした方のプロセッサは先に
アクセスしたプロセッサからのアクセスが終了するまで
待たなければならない。
【０００５】一般にこの待ち時間はプロセッサは他の処
理をせずに待っているのでプロセッサの処理が止り、実
質的にプロセッサの処理能力が低下することになる。こ
の処理能力低下は受け渡すデータの量が少ない場合には
さほどの問題ではないが、データの量が増加するに従い
無視できない量となる。特に近年データ通信が高速大容
量化してきており、上記の問題は大きな問題となりつつ
ある。
理をせずに待っているのでプロセッサの処理が止り、実
質的にプロセッサの処理能力が低下することになる。こ
の処理能力低下は受け渡すデータの量が少ない場合には
さほどの問題ではないが、データの量が増加するに従い
無視できない量となる。特に近年データ通信が高速大容
量化してきており、上記の問題は大きな問題となりつつ
ある。
【０００６】
【課題を解決するための手段】本発明のデュアル・ポー
ト記憶装置は、外部からのデータを入力するデータ入力
端子と、外部からの第１のアドレス情報を入力する第１
のアドレス情報端子と、外部からの第１の書き込み制御
情報を入力する第１の書き込み制御端子と、前記第１の
アドレス情報と前記第１の書き込み制御情報とに応じて
前記データ入力端子に入力されたデータをアドレス単位
で記憶し、記憶したデータを出力する第１の記憶回路
と、この第１の記憶回路からのデータを外部へ出力する
第１のデータ出力端子と、外部からの第２のアドレス情
報を入力する第２のアドレス情報端子と、外部からの第
２の書き込み制御情報を入力する第２の書き込み制御端
子と、前記第２の書き込み制御情報に応じて前記第１の
記憶回路の全アドレスに記憶された全データを一括して
記憶し、前記第２のアドレス情報に応じてアドレス単位
で記憶したデータを出力する第２の記憶回路と、この第
２の記憶回路からのデータを外部へ出力する第２のデー
タ出力端子とを備えている。
ト記憶装置は、外部からのデータを入力するデータ入力
端子と、外部からの第１のアドレス情報を入力する第１
のアドレス情報端子と、外部からの第１の書き込み制御
情報を入力する第１の書き込み制御端子と、前記第１の
アドレス情報と前記第１の書き込み制御情報とに応じて
前記データ入力端子に入力されたデータをアドレス単位
で記憶し、記憶したデータを出力する第１の記憶回路
と、この第１の記憶回路からのデータを外部へ出力する
第１のデータ出力端子と、外部からの第２のアドレス情
報を入力する第２のアドレス情報端子と、外部からの第
２の書き込み制御情報を入力する第２の書き込み制御端
子と、前記第２の書き込み制御情報に応じて前記第１の
記憶回路の全アドレスに記憶された全データを一括して
記憶し、前記第２のアドレス情報に応じてアドレス単位
で記憶したデータを出力する第２の記憶回路と、この第
２の記憶回路からのデータを外部へ出力する第２のデー
タ出力端子とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例の回路図である。
本実施例のデュアル・ポート記憶装置は第１のデータ記
憶回路１００と第２のデータ記憶回路２００とから成
る。
本実施例のデュアル・ポート記憶装置は第１のデータ記
憶回路１００と第２のデータ記憶回路２００とから成
る。
【０００９】第１のデータ記憶回路１００は、所定ビッ
ト長のデータ（ＤＩＮ）を入力するデータ入力端子１０
１と、第１のメモリ素子選択信号（ＣＳ０）を入力する
メモリ素子選択端子１０２と、第１の（ｎ＋１）ビット
のアドレス信号（Ａ００〜Ａ０ｎ）を入力するアドレス
入力端子１０３と、メモリ素子選択信号（ＣＳ０）入力
時にこのアドレス信号を（ｍ＋１）個の出力信号１０５
−０〜１０５−ｍ、すなわちメモリ回路１０７のアドレ
スに展開するアドレスデコーダ１０４と、第１の書き込
み制御信号（ＷＥ０）を入力する書き込み制御端子１２
０と、データ入力端子１０１に入力されたデータを記憶
するアドレス対応のメモリ回路１０７−０〜１０７−ｍ
と、書き込み制御信号（ＷＥ０）入力時にメモリ回路１
０７への書き込みを許可するアドレス対応のゲート回路
１０６−０〜１０６−ｍと、メモリ回路１０７からのデ
ータ出力をゲートするアドレス対応のゲート回路１０８
−０〜１０８−ｍと、各ゲート回路１０８の出力を出力
データバス１０９及び出力バッファ１１０を介してワイ
ヤードオアし第１の出力データ（ＤＯＵＴ０）として出
力するデータ出力端子１１１を有している。
ト長のデータ（ＤＩＮ）を入力するデータ入力端子１０
１と、第１のメモリ素子選択信号（ＣＳ０）を入力する
メモリ素子選択端子１０２と、第１の（ｎ＋１）ビット
のアドレス信号（Ａ００〜Ａ０ｎ）を入力するアドレス
入力端子１０３と、メモリ素子選択信号（ＣＳ０）入力
時にこのアドレス信号を（ｍ＋１）個の出力信号１０５
−０〜１０５−ｍ、すなわちメモリ回路１０７のアドレ
スに展開するアドレスデコーダ１０４と、第１の書き込
み制御信号（ＷＥ０）を入力する書き込み制御端子１２
０と、データ入力端子１０１に入力されたデータを記憶
するアドレス対応のメモリ回路１０７−０〜１０７−ｍ
と、書き込み制御信号（ＷＥ０）入力時にメモリ回路１
０７への書き込みを許可するアドレス対応のゲート回路
１０６−０〜１０６−ｍと、メモリ回路１０７からのデ
ータ出力をゲートするアドレス対応のゲート回路１０８
−０〜１０８−ｍと、各ゲート回路１０８の出力を出力
データバス１０９及び出力バッファ１１０を介してワイ
ヤードオアし第１の出力データ（ＤＯＵＴ０）として出
力するデータ出力端子１１１を有している。
【００１０】第２のデータ記憶回路２００は、第２のメ
モリ素子選択信号（ＣＳ１）を入力するメモリ素子選択
端子２０２と、第２の（ｎ＋１）ビットのアドレス信号
（Ａ１０〜Ａ１ｎ）を入力するアドレス入力端子２０３
と、メモリ素子選択信号（ＣＳ１）入力時にこのアドレ
ス信号を（ｍ＋１）個の出力信号２０５−０〜２０５−
ｍ、すなわちメモリ回路２０７のアドレスに展開するア
ドレスデコーダ２０４と、第２の書き込み制御信号（Ｗ
Ｅ１）を入力する書き込み制御端子２２０と、書き込み
制御信号（ＷＥ１）入力時にメモリ回路１０７−０〜１
０７−ｍに記憶されたデータをそれぞれ記憶するアドレ
ス対応のメモリ回路２０７−０〜２０７−ｍと、各メモ
リ回路２０７からのデータ出力をゲートするアドレス対
応のゲート回路２０８−０〜２０８−ｍと、各ゲート回
路２０８の出力を出力データバス２０９及び出力バッフ
ァ２１０を介してワイヤードオアし第２の出力データ
（ＤＯＵＴ１）として出力するデータ出力端子２１１を
有している。
モリ素子選択信号（ＣＳ１）を入力するメモリ素子選択
端子２０２と、第２の（ｎ＋１）ビットのアドレス信号
（Ａ１０〜Ａ１ｎ）を入力するアドレス入力端子２０３
と、メモリ素子選択信号（ＣＳ１）入力時にこのアドレ
ス信号を（ｍ＋１）個の出力信号２０５−０〜２０５−
ｍ、すなわちメモリ回路２０７のアドレスに展開するア
ドレスデコーダ２０４と、第２の書き込み制御信号（Ｗ
Ｅ１）を入力する書き込み制御端子２２０と、書き込み
制御信号（ＷＥ１）入力時にメモリ回路１０７−０〜１
０７−ｍに記憶されたデータをそれぞれ記憶するアドレ
ス対応のメモリ回路２０７−０〜２０７−ｍと、各メモ
リ回路２０７からのデータ出力をゲートするアドレス対
応のゲート回路２０８−０〜２０８−ｍと、各ゲート回
路２０８の出力を出力データバス２０９及び出力バッフ
ァ２１０を介してワイヤードオアし第２の出力データ
（ＤＯＵＴ１）として出力するデータ出力端子２１１を
有している。
【００１１】次に動作を説明する。
【００１２】本発明によるデュアル・ポート記憶装置
は、従来と同様の各各のプロセッサによりそれぞれ制御
される２組のアドレス／データバス及び制御バスの間に
設けられ、第１及び第２のデータ記憶回路１００、２０
０ごとの各入力端子及び出力端子が対応する組のバスに
接続される。
は、従来と同様の各各のプロセッサによりそれぞれ制御
される２組のアドレス／データバス及び制御バスの間に
設けられ、第１及び第２のデータ記憶回路１００、２０
０ごとの各入力端子及び出力端子が対応する組のバスに
接続される。
【００１３】第１のデータ記憶回路１００への書き込み
によっては、従来のメモリ回路（図２のメモリ回路３２
５）における書き込み動作と何ら変わるところはない。
すなわち、アドレス入力端子１０３へ所定のアドレス信
号を入力し、データ入力端子１０１へ所定のデータを入
力し、さらにメモリ素子選択端子１０２のメモリ素子選
択信号（ＣＳ０）をイネーブルにしたうえで、書き込み
制御端子１２０の書き込み制御信号（ＷＥ０）をアクテ
ィブにすることにより、メモリ回路１０７への書き込み
が行われる。
によっては、従来のメモリ回路（図２のメモリ回路３２
５）における書き込み動作と何ら変わるところはない。
すなわち、アドレス入力端子１０３へ所定のアドレス信
号を入力し、データ入力端子１０１へ所定のデータを入
力し、さらにメモリ素子選択端子１０２のメモリ素子選
択信号（ＣＳ０）をイネーブルにしたうえで、書き込み
制御端子１２０の書き込み制御信号（ＷＥ０）をアクテ
ィブにすることにより、メモリ回路１０７への書き込み
が行われる。
【００１４】第２のデータ記憶回路２００の各アドレス
に対応するメモリ回路２０７−０〜２０７−ｍは、第１
のデータ記憶回路１００の対応するアドレスのメモリ回
路１０７−０〜１０７−ｍとそれぞれ直接接続されてい
る。これにより第１のデータ記憶回路１００に書き込ま
れたデータは、書き込み制御端子２２０の書き込み制御
信号（ＷＥ１）をアクティブにすることによって、１回
の書き込み動作ですべて第２のデータ記憶回路２００へ
転写することができる。
に対応するメモリ回路２０７−０〜２０７−ｍは、第１
のデータ記憶回路１００の対応するアドレスのメモリ回
路１０７−０〜１０７−ｍとそれぞれ直接接続されてい
る。これにより第１のデータ記憶回路１００に書き込ま
れたデータは、書き込み制御端子２２０の書き込み制御
信号（ＷＥ１）をアクティブにすることによって、１回
の書き込み動作ですべて第２のデータ記憶回路２００へ
転写することができる。
【００１５】この第２のデータ記憶回路２００に書き込
まれたデータは、アドレス入力端子２０３に所定のアド
レス信号を入力しメモリ素子選択端子２０２のメモリ素
子選択信号（ＣＳ１）をイネーブルにすることにより、
データ出力端子２１１にて読み取ることができる。第１
のデータ記憶回路１００のデータも同様に、アドレス入
力端子１０３に所定のアドレス信号を入力しメモリ素子
選択端子１０２のメモリ素子選択信号（ＣＳ０）をイネ
ーブルにすることにより、データ出力端子１１１にて読
み取ることができる。
まれたデータは、アドレス入力端子２０３に所定のアド
レス信号を入力しメモリ素子選択端子２０２のメモリ素
子選択信号（ＣＳ１）をイネーブルにすることにより、
データ出力端子２１１にて読み取ることができる。第１
のデータ記憶回路１００のデータも同様に、アドレス入
力端子１０３に所定のアドレス信号を入力しメモリ素子
選択端子１０２のメモリ素子選択信号（ＣＳ０）をイネ
ーブルにすることにより、データ出力端子１１１にて読
み取ることができる。
【００１６】このように、第１のデータ記憶回路１００
と第２のデータ記憶回路２００とは、記憶したデータの
転写を一括して行い読み取りをそれぞれ独立して行うこ
とができるので、デュアル・ポート記憶装置を介して対
向する２つのプロセッサもそれぞれ独立して動作するこ
とができる。
と第２のデータ記憶回路２００とは、記憶したデータの
転写を一括して行い読み取りをそれぞれ独立して行うこ
とができるので、デュアル・ポート記憶装置を介して対
向する２つのプロセッサもそれぞれ独立して動作するこ
とができる。
【００１７】
【発明の効果】以上説明したように本発明は、データを
記憶するメモリー回路を２組用意し、かつこれらの２組
のメモリー間のデータ転送を一括して行うことにより、
各プロセッサ間のデータ転送を非常に高速に実現するこ
とが可能となり、また、各プロセッサを待たせる必要が
なくなり、プロセッサの処理能力をフルに発揮させるこ
とができる。
記憶するメモリー回路を２組用意し、かつこれらの２組
のメモリー間のデータ転送を一括して行うことにより、
各プロセッサ間のデータ転送を非常に高速に実現するこ
とが可能となり、また、各プロセッサを待たせる必要が
なくなり、プロセッサの処理能力をフルに発揮させるこ
とができる。
【図１】本発明の一実施例の回路図である。
【図２】従来のデュアル・ポート記憶装置の一般的な構
成を示す図である。
成を示す図である。
１００ 第１のデータ記憶回路 ２００ 第２のデータ記憶回路 １０１ データ入力端子 １０２，２０２ メモリ素子選択端子 １０３，２０３ アドレス入力端子 １０４，２０４ アドレスデコーダ １０６−０〜１０６−ｍ ゲート回路 １０７−０〜１０７−ｍ，２０７−０〜２０７−ｍ
メモリ回路 １０８−０〜１０８−ｍ，２０８−０〜２０８−ｍ
ゲート回路 １１０，２１０ 出力バッファ １１１，２１１ データ出力端子 １２０，２２０ 書き込み制御端子 ３０１，３１１ プロセッサ ３０２，３１２ アドレス／データバス ３０３，３１３ 制御バス ３２０ デュアル・ポート記憶装置 ３２１，３２２ バッファ回路 ３２３ バス調停回路 ３２５ メモリ回路
メモリ回路 １０８−０〜１０８−ｍ，２０８−０〜２０８−ｍ
ゲート回路 １１０，２１０ 出力バッファ １１１，２１１ データ出力端子 １２０，２２０ 書き込み制御端子 ３０１，３１１ プロセッサ ３０２，３１２ アドレス／データバス ３０３，３１３ 制御バス ３２０ デュアル・ポート記憶装置 ３２１，３２２ バッファ回路 ３２３ バス調停回路 ３２５ メモリ回路
Claims (1)
- 【請求項１】 外部からのデータを入力するデータ入力
端子と、外部からの第１のアドレス情報を入力する第１
のアドレス情報端子と、外部からの第１の書き込み制御
情報を入力する第１の書き込み制御端子と、前記第１の
アドレス情報と前記第１の書き込み制御情報とに応じて
前記データ入力端子に入力されたデータをアドレス単位
で記憶し、記憶したデータを出力する第１の記憶回路
と、この第１の記憶回路からのデータを外部へ出力する
第１のデータ出力端子と、外部からの第２のアドレス情
報を入力する第２のアドレス情報端子と、外部からの第
２の書き込み制御情報を入力する第２の書き込み制御端
子と、前記第２の書き込み制御情報に応じて前記第１の
記憶回路の全アドレスに記憶された全データを一括して
記憶し、前記第２のアドレス情報に応じてアドレス単位
で記憶したデータを出力する第２の記憶回路と、この第
２の記憶回路からのデータを外部へ出力する第２のデー
タ出力端子とを備えることを特徴とするデュアル・ポー
ト記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23262191A JPH0573470A (ja) | 1991-09-12 | 1991-09-12 | デユアル・ポート記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23262191A JPH0573470A (ja) | 1991-09-12 | 1991-09-12 | デユアル・ポート記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573470A true JPH0573470A (ja) | 1993-03-26 |
Family
ID=16942199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23262191A Pending JPH0573470A (ja) | 1991-09-12 | 1991-09-12 | デユアル・ポート記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573470A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112351A (ja) * | 1982-12-20 | 1984-06-28 | Nec Corp | メモリ装置制御方式 |
| JPS63206855A (ja) * | 1987-02-23 | 1988-08-26 | Mitsubishi Electric Corp | デ−タ転送装置 |
| JPH02257241A (ja) * | 1989-02-08 | 1990-10-18 | Nec Corp | メモリアクセス競合改善方式 |
-
1991
- 1991-09-12 JP JP23262191A patent/JPH0573470A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112351A (ja) * | 1982-12-20 | 1984-06-28 | Nec Corp | メモリ装置制御方式 |
| JPS63206855A (ja) * | 1987-02-23 | 1988-08-26 | Mitsubishi Electric Corp | デ−タ転送装置 |
| JPH02257241A (ja) * | 1989-02-08 | 1990-10-18 | Nec Corp | メモリアクセス競合改善方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |