JPH024020B2 - - Google Patents

Description

【発明の詳細な説明】 （発明の対象） 本発明はデータ処理装置内のデータ群の転送、
データ処理装置と入出力装置間や、データ処理装
置間のデータ群の転送を高速に実行するのに好適
な記憶装置に関する。

（従来技術） データ処理装置内のデータ群の転送や、データ
処理装置と入出力装置間や、データ処理装置間の
データ群の転送は従来時分割に行なわれている。
たとえば、第１図のようにデータ処理装置内のメ
モリ１の第１エリアＡにあるデータ群ａを第２エ
リアＢに移す場合、転送プログラムを用いたり、
あるいはデータ処理装置のもつデータブロツク転
送命令（所謂ストリング命令）で転送していた。
この方式はデータ転送が１語単位でシーケンシヤ
ルに実行されるため転送時間が大きいという欠点
がある。次に第２図はデータ処理装置内のメモリ
１の第１エリアＡにあるデータ群ａと第２エリア
Ｂにあるデータ群ｂを入れ替える場合の例であ
る。このような場合の１処理法として第３エリア
Ｃをワークエリアとし、先ずデータ群ａをワーク
エリアに移した後、データ群ｂを第１エリアＡに
転送する。この転送が終了した後でワークエリア
Ｃのデータ群ａを第２エリアＢに転送する。

このような処理も第１図の場合と同様転送時間
が大きいという欠点を有する。

第３図は電子計算機の中央処理装置２と入出力
装置３間のデータ転送をデータの連続性を確保し
ながら高速に行う場合の例である。第３図では、
データ転送用のバツフアメモリ４，５を設け、バ
ツフアメモリ４，５と中央処理装置２の間、およ
びバツフアメモリ４，５と入出力装置３の間にそ
れぞれマルチプレクサ６，７を設ける。さらに、
マルチプレクサ６，７のバス切替を中央処理装置
２、および入出力装置３からの処理完了信号で行
うためのマルチプレクサ制御回路８を設けた構成
となつている。この構成において、中央処理装置
２がバツフアメモリ４を専有している時は、入出
力装置３はバツフアメモリ５を使用する。中央処
理装置２と入出力装置３の処理が双方共完了した
時、その終了信号を待つてマルチプレクサ制御回
路８は中央処理装置２と入出力装置３の使用する
バツフアメモリを切替える。

この方式はハードウエア量が大きい欠点があ
る。

第４図は上位計算機９、下位計算機１０、通信
制御装置１１および通信路網１２より構成される
階層システムの例である。この例に於ても上位計
算機９および下位計算機１０の処理性が、通信制
御装置１１により低下することを防止する、ある
いは通信速度を向上させようとすると、上位計算
機９と通信制御装置１１間、および下位計算機１
０と通信制御装置１１′間に、第３図の例と同様
のバツフアメモリやマルチプレクサ、マルチプレ
クサ制御回路を設ける必要性が生じハードウエア
が増大する。

第５図はデータ処理装置間のデータ転送の場合
の例である。この例の場合も第４図の場合と同様
にデータの連続性を保ちながら高速データ転送を
実現するためには、データ処理装置１３とデータ
リンケージ装置１７の間、およびデータ処理装置
１４とデータリンケージ装置１８の間にバツフア
メモリやマルチプレクサ、マルチプレクサ制御回
路が必要となる。

以上のように従来技術では次のような問題があ
る。

(1) １個のメモリ内でデータ群をあるエリアから
別のエリアに転送する時、データ転送時間が大
きい。この傾向はデータの連続性を保ちながら
転送する場合は更に増大する。

(2) 少なくとも２個のメモリを用いて、(1)の問題
を解決しようとするハード量が大きい。

（発明の目的） 本発明の目的は、前記の問題点を解決し、デー
タの連続性を保ちながらデータ転送時間が極めて
短い記憶装置を得ることにある。

（本発明の実施例） 本発明では記憶装置内に各々独立したデータ処
理装置からアクセスできる記憶要素群を設け、こ
の記憶要素群間でデータを瞬時に入れかえること
によりデータの連続性とデータ転送時間の短縮を
図る。

以下、本発明を具体的実施例により説明する。

第６図に本発明の一実施例を示す。本発明によ
る記憶装置１９は、この例ではデータ処理装置２
０，２１の双方に接続され、双方より独立にアク
セスされる。記憶装置１９内の記憶要素はデータ
処理装置２０用の記憶要素２２、データ処理装置
２１用の記憶要素２３に分離する。さらに記憶要
素２２，２３はそれぞれデータ処理装置２０，２
１からデータの書込みに使用する記憶要素２２−
ａ，２３−ａ、およびデータの読出しに使用する
記憶要素２２−ｂ，２３−ｂに分けておく。

本記憶装置１９の通常の読出／書込動作をデー
タ処理装置２０よりアクセスする場合を例に取
り、以下説明する。

データ処理装置２０からアドレス信号２４をア
ドレスデコーダ２５でデコードしたアドレス選択
信号２６で記憶要素２２内の１語が選択される。
またデータは外部データバス２７、データバツフ
ア２８、および内部データバス２９を介して、デ
ータ処理装置２０、記憶要素２２間で転送され
る。記憶装置１９は複数個ある場合は記憶装置選
択信号３０により任意の１個が選択される。また
データの転送方向は読出／書込信号３１で指定さ
れ、タイミングはストローブ信号３２で制御され
る。またデータ処理装置２０より処理完了信号３
３が記憶装置１９に発行されていない時に通常の
読出／書込動作をする。なお記憶要素２２−ａに
対しては読出、書込共可能とする。しかし、記憶
要素２２−ｂに対する書込動作は、データの連続
性をもたせるため禁止する。

データ処理装置２１から記憶要素２３にアクセ
スする場合も、前記と同様に動作する。すなわ
ち、データ処理装置２１からアドレス信号３５が
発せられると、アドレスデコーダ３６はこの信号
をデコードする。デコーダ３６の出力であるアド
レス選択信号３７により、記憶要素２３内の１語
が選択される。そして、データは、外部データバ
ス３８、データバツフア３９、および内部データ
バス４０を介して転送（読出、書込）が行なわれ
る。記憶装置１９が複数個ある場合には、記憶装
置選択信号４１が処理装置２１から発生され、こ
の選択信号がアクセスしようとする記憶装置１９
のインターフエース制御回路４５に与えられる。
また、データ転送方向、つまりデータの読出なの
かデータの書込なのかを指定するのは、読出／書
込信号４２で指定され、そのタイミングはストロ
ーブ信号４３で制御される。４４は処理完了信号
である。記憶要素２３−ａに対しては、読出、書
込共可能であるが、記憶要素２３−ｂに対する書
込動作は、データの連続性をもたせるため、禁止
される。

次に、処理されたデータの連続性を確保すると
共に、高速データ転送を行なう動作について説明
する。

各々のデータ処理装置２０，２１から、データ
処理（データ処理装置２０，２１と各々対応する
記憶要素２２，２３との間のデータ処理）が終了
（データの連続性が要求される一連のデータ処理
の終了）したことを示す処理完了信号３３，４４
が出力されると、この信号はデータ入替制御回路
４６に入力される。この制御回路４６は、３３，
４４の信号入力によつて、双方処理完了信号４７
を発生する。この信号４７は、インターフエース
制御回路３４および４５に与えられ、これによつ
て記憶装置１９と各データ処理装置２０，２１が
切り離される。この後データ入替信号４８，４９
が制御回路４６から発行される。この信号４８，
４９は、信号４７を一定時間遅延させて得られ
る。記憶要素２２のうち２２−ａに記憶されてい
る全データは、信号４８によつてデータ入替バツ
フアゲート５０を介して記憶要素２３中の２３−
ｂに転送される。また、同様に、信号４９によつ
て記憶要素２３のうち２３−ａに記憶されている
全データは、データ入替バツフアゲート５１を介
して記憶要素２２中の２２−ｂに転送される。

このように、連続性の保持を要求される一群の
データが処理装置の処理完了タイミングで一時に
転送される。これは、処理装置側からみれば、次
の処理時にはすでにデータが転送完了しているこ
とになり、データ処理の連続性が保てることとな
る。

なお、第６図の例では、２台のデータ処理装置
間のデータの転送について説明したが、第３図、
第４図で述べたような処理装置と入出力装置間の
データ転送の場合にも同様の動作となる。また、
上位計算機と通信制御装置間、あるいは下位計算
機と通信制御装置間の転送にも容易に応用でき
る。

さらに、第１図で述べたような同一処理装置内
のメモリエリア間の転送は以下のようにして第２
図のようにワークエリアを置くことなく、しかも
同時に行なえる。すなわち、第６図においてデー
タ処理装置毎に各々独立に存在するアドレス信号
２４，３５、外部データバス信号２７，３８、読
出／書込信号３１，４２、ストローブ信号３２，
４３を同一データ処理装置に接続し、該当するメ
モリエリアに夫々記憶装置選択信号３０，４１を
割当てる。そして各々エリアの処理が完了した時
処理完了信号３３，４４を記憶装置１９に発行す
る。双方の処理が完了した時データの入替が実行
できる。

第７図は、第６図で説明したデータ群の一括同
時転送機能をもつ記憶要素の他に、各々のデータ
処理装置から独立してアクセスでき、かつ相互間
のデータ転送機能はない記憶要素も保有する記憶
装置の構成を示したものであり、本発明の実施例
である。

第６図で既に示した部分の説明は割愛し、付加
した部分のみ以下に述べる。

データ処理装置２０からはアドレスデコーダ２
５、アドレス選択信号５２、データバツフア５３
を介して記憶要素５４をアクセスできる。また、
データ処理装置２１からはアドレスデコーダ３
６、アドレス選択信号５５、データバツフア５６
を介して記憶要素５７をアクセスできる。なお、
記憶要素５４，５７間のデータ入替のための転送
路は存在しない。従つて記憶要素５４，５７は
夫々データ処理装置２０，２１の独立したプライ
ベイトメモリとして機能できる。

以上詳述したように本発明の実施例によれば、
一群のデータ群がデータ処理の連続性が保てた状
態でデータ処理装置間、あるいはデータ処理装置
と入出力装置や通信制御装置間、さらに同一デー
タ処理装置内での異なるメモリエリア間のデータ
を一括同時転送ができるので高速データ転送が実
現できると共に、従来ソフトウエアにて転送して
いたために生じていた処理装置の負荷率増加を軽
減できる。また、従来他のハードウエアで実現し
たために生じていた価格増大を著しく低減せしめ
ることができる。

さらに実施例（第７図）で詳述したように各々
のデータ処理装置に独立にアクセスできる記憶機
構と併用することにより、単にデータの一括同時
転送機能のみならず、プライベイトメモリ機能を
有することができるので、別に用意しなければな
らないプライベイメモリ容量が減少するので記憶
装置の原価低減を行なえる。

（発明の効果） 本発明によれば、データの連続性を保ちながら
転送時間が極めて短い記憶装置を提供できる。

【図面の簡単な説明】

第１図は同一データ処理装置内でのデータ群の
転送を示す概念図、第２図は同一データ処理装置
内で２個のデータ群の記憶エリアを互いに交換す
る時の処理の概念図、第３図は従来の中央処理装
置と入出力装置間のデータを高速に転送する方法
の一例、第４図は上位計算機と下位計算機を通信
制御装置および通信路網で結合した階層構造のシ
ステム構成図、第５図は２台のデータ処理装置間
のデータ転送を示す概念図、第６図および第７図
は本発明の実施例を示すブロツク図である。 １…メモリ、２…中央処理装置、３…入出力装
置、４…バツフアメモリ、５…バツフアメモリ、
６…マルチプレクサ、７…マルチプレクサ、８…
マルチプレクサ制御回路、９…上位計算機、１０
…下位計算機、１１，１１′…通信制御装置、１
２…通信路網、１３…データ処理装置Ａ、１４…
データ処理装置Ｂ、１５…中央処理装置Ａ、１６
…中央処理装置Ｂ、１７…データリンケージ装置
Ａ、１８…データリンケージ装置Ｂ、１９…記憶
装置、２０…データ処理装置、２１…データ処理
装置、２２…データ処理装置２０用記憶要素、２
３…データ処理装置２１用記憶要素、２４…アド
レス信号、２５…アドレスデコーダ、２６…アド
レス選択信号、２７…外部データバス、２８…デ
ータバツフア、２９…内部データバス、３０…記
憶装置選択信号、３１…読出／書込信号、３２…
ストローブ信号、３３…処理完了信号、３４…デ
ータ処理装置インターフエイス制御回路、３５…
アドレス信号、３６…アドレスデコーダ、３７…
アドレス選択信号、３８…外部データバス、３９
…データバツフア、４０…内部データバス、４１
…記憶装置選択信号、４２…読出／書込信号、４
３…ストローブ信号、４４…処理完了信号、４５
…データ処理装置インターフエイス制御回路、４
６…データ入替制御回路、４７…双方処理完了信
号、４８…データ入替信号、４９…データ入替信
号、５０…データ入替バツフアゲート、５１…デ
ータ入替バツフアゲート、５２…アドレス選択信
号、５３…データバツフア、５４…記憶要素、５
５…アドレス選択信号、５６…データバツフア、
５７…記憶要素。

Claims (1)

【特許請求の範囲】
1. １ ２台の外部装置からそれぞれ独立にアクセス
   可能な記憶要素群を備えるデータ記憶装置と、前
   記各々の外部装置と対応する前記記憶要素群との
   間の連続性ある一連のデータ処理が完了したこと
   を示す前記外部装置からの処理完了信号を受信す
   る回路と、前記記憶要素群間のデータを入替える
   ためのデータ転送回路を設け、前記外部装置によ
   る前記連続性のある一連のデータ処理が完了する
   までは夫々の外部装置と記憶要素間でデータ授受
   を行い、前記処理完了信号を受信する回路が前記
   外部装置からの該信号を受信したとき前記データ
   転送回路を起動して全入替データの一括入替転送
   を行うことを特徴とする記憶装置。