JPS61241859A

JPS61241859A - デ−タ転送装置

Info

Publication number: JPS61241859A
Application number: JP8323385A
Authority: JP
Inventors: Kiyouya Tsutsui; 京弥筒井; Yoshitaka Kurauchi; 倉内　喜孝
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-04-18
Filing date: 1985-04-18
Publication date: 1986-10-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は例えば画像処理にあたって、ホストのプロセ
ッサより制御データを画像処理装置に転送する場合に使
用するデータ転送装置に関する。

（発明の概要）この発明においてはＣＰＵを有するホストのプロセッサ
にバッファメモリを設けるとともに、このバッファメモ
リより外部装置に対しデータを転送して書き込むための
転送制御回路を設け、さらにバッファメモリのアドレス
に対応して複数のレジスタを設け、ホストのプロセッサ
から外部装置への制御データの書き込みにあたってはバ
ッファメモリによりバッファリングしてレジスタに転送
するようにしたことにより、ＣＰＵからの制御データの
バッファメモリへの書き込みを任意の時点で行えるよう
にしたものである。

（従来の技術〕入力画像に対して特殊効果を施したりする画像処理シス
テムは、一般に第４図に示すように構成される。

すなわち、第４図で（１１はホストのプロセッサ、（２
）は画像処理装置本体である。そして、画像処理装置（
２）には入力画像データが供給され、ホストのプロセッ
サ（１）が画像処理装置（２）よりの状態情報を受けて
、これにより画像処理装置（２）の状態を見ながら、制
御信号や制御パラメータ等の制御データを画像処理装置
（２）に送って制御を行ない、出力画像データを得るよ
うになされる。

この場合、ホストのプロセッサ（１）からの制御データ
は、画像信号に影響を与えないようにするため、垂直ブ
ランキング期間内において画像処理装置に供給される。

そこで、従来、この制御データの画像処理装置（２）へ
の転送及び更新の処理は、ホストのプロセッサ（１）に
おいて、垂直ブランキング期間であるか否かを絶えず監
視して行なっている。

第５図はそのときのフローチャートで、先ずステップ（
１０１）で垂直ブランキング期間であるかが監視され、
垂直ブランキング期間になるとステップ［１０２）に進
んで制御データが書き換えられて更新処理される。そし
て、ステップ（１０３）において垂直ブランキング期間
中であることが判別されている間中、ステップ（１０２
）の更新処理がなされ、ステップ（１０３）で垂直ブラ
ンキング期間より過ぎてしまったことが検出されるとス
テップ（１０１）に戻り、以下、これがくり返えされる
。

〔発明が解決しようとする問題点〕

上記のように垂直ブランキング期間であるか否かを絶え
ず監視する方法の他に、ある程度ブランキング期間中に
できる処理を見積る、又は割り込み処理を行なう等の方
法もあるが、いずれの方法にしても、垂直ブランキング
期間中に制御信号の書き換え処理が終わるソフトウェア
の構成にしなければならず、書き換えが垂直ブランキン
グ期間中にできなかったときは次の垂直ブランキング期
間まで書き換えを待たなければならなかった。

〔問題点を解決するための手段〕

この発明においてはＣＰＵＱＩを有するホストのプロセ
ッサに、バッファメモリ（２０）と、転送制御回路（３
０）〜（３９）を設けるとともに、制御データが転送さ
れる外部装置にはバッファメモリの各アドレスに対応し
て複数のレジスタ（５０）〜（５９）を設ける。

〔作用〕

ＣＰＵＱｌからの制御データはバッファメモリ（２０）
に任意の時点で書き込まれる。

一方、このバッファメモリ　（２０）からは転送側ｆｉ
１回路（３０）〜（３９）によりスタートパルスＳＴが
供給される特定の時点で制御データが読み出され、それ
がレジスタ（５０）〜（５３）に書き込まれて転送され
る。

〔実施例〕

第１図はこの発明装置を画像処理システムに用いた場合
の一実施例で、同図において破線より左ＩＱがホストの
プロセッサ側を示し、破線より右側は画像処理装置側を
示す。

ホストのプロセッサ側において、ＯｎはＣＰＵ、（１１
）はそのデータバス、　　（１２）はアドレスバスであ
る。また、（２０）はバッファメモリであり、データバ
ス（１１）を通じたＣ　Ｐ　Ｕ　（ｌａｌからの制御信
号や制御パラメータ等の制御データＤＡがそのデータ入
力端に供給される。

この例においては、このバッファメモリ　（２０）には
０番地から３番地までの４つのアドレスに書き込みをす
るものとする。したがって、アドレスバス（１２）のア
ドレスデータのうち０番地から３番地を示すものは、こ
のバッファメモリ　（２０）用のアドレスデータとされ
る。

画像処理装置側にはこの４つのアドレスに対応して４つ
のレジスタ（５０）〜（５３）が設けられ、この４つの
レジスタ（５０）〜（５３）に対し、バッファメモリ　
（２０）より読み出された制御データが供給される。

また、このバッファメモリ　（２０）にはＣＰＵＱＩか
ら書き込み制御信号ＭＷＴＣが供給され、この信号ＭＷ
ＴＣがローレベルのとき、書き込み可能状態となり、ハ
イレベルのときは読み出し可能状態となる。

もフとも、このバッファメモリ　（２０）は後述するチ
ップセレクト信号Ｃ８がローレベルのときメモリアクセ
ス可能となり、そのときに信号ＭＷＴＣがハイレベルか
ローレベルかで読み出し状態か書き込み状態になる。

（３１）はアドレスデータ切換用のマルチプレクサで、
アドレスバス（１２）を通じたＣＰＵＱΦからのアドレ
スデータＡＤＡがその一方の入力端Ａに供給される。

また、（３０）はバッファメモリ　（２０）のアドレス
カウンタで、このカウンタ（３０）からのアドレスデー
タＡＤＢがマルチプレクサ（３１）の他方の入力端Ｂに
供給される。

（４１）はこのカウンタ（３０）に供給されるクロック
パルスＣＫの入力端子で、この例の場合、クロックパル
スＧＫは５ＭＨｚ　（周期２００ｎｓｅｃ　）とされて
いる。

（３２）はアドレスデコーダで、アドレスバス（１２）
のアドレスデータが、バッファメモリ　（２０）のアド
レスを指定するものであるとき、その出力ＳＥがローレ
ベルになる。この出力ＳＥはマルチプレクサ（３１）の
セレクト端子に供給され、この出力ＳＥがローレベルの
ときはマルチプレクサ（３１）よりは入力端Ａに供給さ
れるアドレスデータＡＤＡがその出力に得られ、この出
力ＳＥがハイレベルのときはマルチプレクサ（３１）よ
りは入力端Ｂに供給されるアドレスデータＡＤＢがその
出力に得られる。

アドレスデコーダ（３２）の出力ＳＥは、また、アンド
ゲート（３８）に供給される。このアンドゲート（３Ｂ
）の出力はチップセレクト信号ｃｓとなり、この信号Ｃ
３はバッファメモリ　（２０）のチップセレクト端子に
供給される。

また、（３３）はバッファメモリ　（２ｏ）のアドレス
を順次に指定するとき、最初のアドレスに等しいデータ
を発生するスタートアドレス発生回路、（３４）は最後
のアドレスに等しいデータを発生するエンドアドレス発
生回路である。この例の場合、スタートアドレス発生回
路（３３）からは０番地を示すアドレスデータが、エン
ドアドレス発生回路（３４）からは３番地を示すアドレ
スデータがそれぞれ得られる。

また、（３５）はエンドアドレス−数校出回路で、カウ
ンタ（３０）からのアドレスデータＡＤＢがエンドアド
レス発生回路（３４）よりのエンドアドレスと等しいか
否かを検出し、両者が不一致のときハイレベル、両者が
一致したときローレベルになる出力ＰＩがこれより得ら
れる。

この−数校出出力ＰＩはアドレスカウンタ（３０）のス
トップ端子に供給され、出力ＰＩがローレベルになると
カウンタ（３０）はカウント動作が停止される。

一数校出出力ＰＩは、また、タイミング調整用のラッチ
回路（３６）及びノアゲート（３７）を介してチップセ
レクト信号Ｃ８の形成用のアントゲ−１−（３８）に供
給される。

（４０）は転送スタートパルス発生回路で、入力端子（
４２）を通じて垂直同期パルスがこれには供給されると
ともに、入力端子（４１）からのクロックパルスＧＫが
供給されて、このクロックパルスＧＫに同期したスター
トパルスＳＴがこれより得られる。

（３９）はラッチイネーブル発生回路で、これはアドレ
スカウンタ（３０）よりのアドレスデータＡＤＢを受け
て、レジスタ（５０）〜（５３）のそれぞれのイネーブ
ル信号ＥＮｏ＝ＥＮｔを形成する。

この場合、レジスタ（５０）〜（５３）はバッファメモ
リ　（２０）のアドレスと対応しており、０番地に対し
てはレジスタ（５０）　、１番地に対してはレジスタ（
５１）　、２番地に対してはレジスタ（５２）、３番地
に対してはレジスタ（５３）が対応するようにされてい
る。

以上の構成において、バッファメモリ　（２０）へのＣ
ＰＵＱのよりの制御データの書き込み動作について説明
する。

第２図はＣＰＵＱＩからバッファメモリ（２ｏ）の０番
地に書き込みをなす場合のタイムチャートで、以下、こ
れに沿って説明する。

先ず、ＣＰ　ＵＯψからアドレスバス（１２）を通じて
アドレスデータＡＤＡ　（第２図Ａ）として０番地の情
報が送出される。すると、アドレスデコーダ（３２）で
はこれが判別されて、バッファメモリ（２０）がアクセ
スされたと判断しζその出力ＳＥ（同ＷＢ）がローレベ
ルになる。したがって、マルチプレクサ（３１）からは
ＣＰＵＱＩからのアドレスデータＡＤＡが得られ（同図
Ｃ）、これがバッファメモリ　（２０）のアドレス入力
端に供給される。

アドレスデコーダ（３２）の出力ＳＥがローレベルにな
ると、アントゲ−）（３Ｂ）からのチップセレクト信号
Ｃ３（第２図Ｅ）もローレベルになり、バッファメモリ
　（２０）はアクティブ状態になる。

そして、データバス（１１）に書き込むべきデータがＣ
ＰＵＱＩより送出され（同図Ｄ）、その後、書き込み制
御信号ＭＷＴＣ（同図Ｆ）がローレベルとなって、バッ
ファメモリ　（２０）の０番地にそのデータが書き込ま
れる。

そして、この書き込み終了後、書き込み制御信号ＭＷＴ
Ｃがハイレベルに戻って書き込みディスエーブルとされ
、ＣＰＵＱＩからのアドレスデータＡＤＡが変わって、
θ〜３番地以外になると、アドレスデコーダ（３２）の
出力ＳＥがハイレベルになり、マルチプレクサ（３１）
からはカウンタ（３０）からのアドレスデータＡＤＢが
得られる状態になるとともにアンドゲート（３８）の出
力Ｃ８はハイレベルとなり、バッファメモリ（２０）は
非動作状態となり、１つの書き込みサイクルが終了する
。

バッファメモリ（２０）の他の１番地、２番地。

３番地のアドレスへの書き込みも同様にしてなされる。

なお、複数番地に１回の書き込みサイクルで順次書き込
むこともできる。

次に、このように書き込まれた制御データのバッファメ
モリ　（２０）からレジスタ（５０）〜（５３）への転
送動作について説明する。

入力端子（４２）を通じて垂直同期パルスＶＤ（第３図
Ａ及びＢ１なお、第３図Ｂは拡大図）が転送スタートパ
ルス発生回路（４０）に供給されると、これよりクロッ
クパルスＧＫ（同図Ｃ）に同期したスタートパルスＳＴ
（同図Ｄ）が得られ、これがアドレスカウンタ（３０）
のプリセット端子に供給され、アドレス発生回路（３３
）からのスタートアドレスカウント値、すなわち「０」
にカウンタ　（３０）　はプリセットされる。

すると、アドレスデータＡＤＢが０番地のデータになる
ため、エンドアドレス−数構出回路（３５）では出力Ｐ
Ｉ（第３図Ｆ）がハイレベルになり、カウンタ（３０）
はカウント動作を開始し、クロックパルスＣＫをカウン
トしてアドレスデータＡＤＢ（第３図Ｅ）はＯ番地、１
番地、２番地、３番地と順次歩進する。

このとき、ＣＰＵＱＩからはθ〜３番地を示すアドレス
データＡＤＡは送出されず、このため、アドレスデコー
ダ（３２）の出力ＳＥはハイレベルであるので、マルチ
プレクサ（３１）よりはこのアドレスカウンタ（３０）
のカウント値出力ＡＤＢが得られる。

また、−数構出回路（３５）の出力ＰＩがハイレベルと
なることから、ノアゲート（３７）の出力がローレベル
となり、したがってアントゲ−）　（３８）の出力であ
るチップセレクト信号Ｃ３（第３図Ｇ）もローレベルと
なり、メモリ　（２ｏ）がアクセス可能となる。

そして、この垂直ブランキング期間では、ＣＰＵＱＩか
らの書き込み制御信号ＭＷＴＣはハイレベルであるので
、バッファメモリ（２０）は読み出し状態となり、この
バッフ１メモリ　（２０）からはアドレスデータＡＤＢ
により、０，１，２．３番地のデータＤＯ，Ｄ１．Ｄ２
．０３　（第３図Ｈ）が読み出される。

一方、このとき、アドレスデータＡＤＢは、また、ラッ
チイネーブル発生回路（３９）に供給され、各番地に対
応して、クロックパルスＣＫの１周期分の期間ずつイネ
ーブル信号ＥＮｏ　、ＥＮｌ。

ＥＮ２　、ＥＮ３　　（第３図１．　　Ｊ、　Ｋ、　　
Ｌ）がローレベルとなり、データＤＯ，Ｄ１．Ｄ２．Ｄ
３がそれぞれレジスタ（５０）　　（５１）　　（５２
）　　（５３）に書き込まれる。すなわち、例えばθ番
地のアドレスデータの期間にはイネーブル信号ＥＮｏが
ローレベルとなり、メモリ　（２０）より読み出された
データＤＯがレジスタ（５０）に書き込まれる。

カウンタ（３０）の出力データＡＤＢが３番地のデータ
になると、−数構出回路（３５）の出力ＰＥ（第３図Ｆ
）がローレベルになる。しかし、ラッチ回路（３６）の
出力はこの出力ＰＩよりもクロソクパルスＧＫの１周期
分遅れてローレベルになるので、アンドゲート（３８）
よりのチップセレクト信号Ｃ３は３番地のデータをメモ
リ（２０）より読み出してレジスタ（５３）に書き込ん
だ後、ハイレベルとなってディスエーブルとなる。

そして、出力ＰＩによりカウンタ（３０）はカウント動
作停止となり、出力データＡＤＢは次の垂直ブランキン
グ期間のスタートパルスＳＴによってスタートアドレス
にプリセットされるまで３番地のままとなる。

以上のデータ転送動作は垂直同期パルスＶＤの前縁の時
点から１μｓｅｃ程度で行なわれ、ＣＰＵＱｌが垂直同
期パルスを検出している間に転送が終了することになる
。したがって、バッファメモリ（２０）にはいつでもＣ
ＰＵ（ＩＩから制御データを書き込める状態にある。

以上はこの発明を画像処理システムに通用した場合の例
であるが、この発明はその他種々の処理システムの制御
データの転送制御に通用可能である。

〔発明の効果〕

この発明によれば、ＣＰＵからの制御データの被制御装
置への書き込みをバッファメモリでバフフプリソグして
、希望する特定の時点で高速でレジスタに転送するよう
にしたので、ＣＰＵからの制御データの被制御装置への
書き込みは任意の時点で行なうことができる。また、こ
れに伴ない、ソフトウェアも簡明になり、より複雑な処
理が可能になった。

【図面の簡単な説明】

第１図はこの発明装置の要部の一例のブロック図、第２
図及び第３図はその説明のためのタイムチャート、第４
図はこの発明の対象となる画像処理システムの一例の構
成図に第５図は従来のデータ転送方法を説明するための
フローチャートである。 α呻はＣＰＵ、（２０）はバッファメモリ、（４０）は
転送スタートパルス発生回路、（５０）〜（５３）はレ
ジスタである。しシ′ス９　転矯ｊ椿のダイム予ヤードＡ　（ＡＤＡ）
　　　　　　　　　ｓメモリ書ξ込みｎのダイム干ヤード第２図

Claims

【特許請求の範囲】

制御データを作成し、これを外部装置に転送するＣＰＵ
を有するホストのプロセッサに、バッファメモリと転送
制御回路を設け、上記転送制御回路にスタートパルスが
供給される時点で、この転送制御回路により上記バッフ
ァメモリより上記制御データを読み出すと同時に、この
バッファメモリのアドレスに対応して設けられた複数の
レジスタに上記読み出した制御データを転送して書き込
み、任意の時点で上記バッファメモリに上記制御データ
の書き込みを行うようにしたデータ転送装置。