JP2634893B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
- Publication number
- JP2634893B2 JP2634893B2 JP63331524A JP33152488A JP2634893B2 JP 2634893 B2 JP2634893 B2 JP 2634893B2 JP 63331524 A JP63331524 A JP 63331524A JP 33152488 A JP33152488 A JP 33152488A JP 2634893 B2 JP2634893 B2 JP 2634893B2
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- Japan
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- data
- address
- bus
- counter
- control signal
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シングルチップマイクロコンピュータに関
し、特にメモリを持ったシングルチップマイクロコンピ
ュータのメモリへのデータの書き込みに関する。
し、特にメモリを持ったシングルチップマイクロコンピ
ュータのメモリへのデータの書き込みに関する。
従来、この種のシングルチップマイクロコンピュータ
は第３図に示すようなブロック構成となっており、RAM3
01はデータを記録するランダムアクセスメモリ、CPU302
は中央処理装置で、RAM301はアドレスバス303とデータ
バス304,305によりCPU2302と接続され、RAM301の書き込
みし号はCPU302により制御されている。RAMに連続デー
タを書き込む場合、第４図に示すようなフローチャート
に従い、データバス306からCPU302へデータの読み込
み，書き込みアドレスの計算,CPU302からRAM301の指定
アドレスへのデータの書き込みなどの動作をCPU302のプ
ログラム上の命令実行により行っていた。
は第３図に示すようなブロック構成となっており、RAM3
01はデータを記録するランダムアクセスメモリ、CPU302
は中央処理装置で、RAM301はアドレスバス303とデータ
バス304,305によりCPU2302と接続され、RAM301の書き込
みし号はCPU302により制御されている。RAMに連続デー
タを書き込む場合、第４図に示すようなフローチャート
に従い、データバス306からCPU302へデータの読み込
み，書き込みアドレスの計算,CPU302からRAM301の指定
アドレスへのデータの書き込みなどの動作をCPU302のプ
ログラム上の命令実行により行っていた。
上述した従来のシングルチップマイクロコンピュータ
は、中央処理装置の命令実行によりメモリへの連続デー
タの書き込みを行っているので、中央処理装置の命令実
行サイクル（数クロック）以上に速くメモリにデータを
書き込むとができないという欠点がある。
は、中央処理装置の命令実行によりメモリへの連続デー
タの書き込みを行っているので、中央処理装置の命令実
行サイクル（数クロック）以上に速くメモリにデータを
書き込むとができないという欠点がある。
本発明のシングルチップマイクロコンピュータは、周
期信号を計数するカウンタと、前記カウンタに任意の値
を設定をする手段を有し、中央処理装置によりメモリの
書き込み読み出しを制御する手段と、前記カウンタと外
部端子信号により前記メモリの書き込み読み出しを制御
する手段とを選択的に付勢する手段とを有している。
期信号を計数するカウンタと、前記カウンタに任意の値
を設定をする手段を有し、中央処理装置によりメモリの
書き込み読み出しを制御する手段と、前記カウンタと外
部端子信号により前記メモリの書き込み読み出しを制御
する手段とを選択的に付勢する手段とを有している。
したがって、本発明では、中央処理装置の命令実行を
供なわず、ハードウェアのみによってRAMへのデータの
書き込みができる。
供なわず、ハードウェアのみによってRAMへのデータの
書き込みができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。RAM1
01はランダムアクセスメモリ、CPU102は中央処理装置、
カウンタ104はRAM101のアドレス指定用のカウンタで初
期値入力端子をデータバス112と接続しており、外部制
御信号S0がLowの間は、カウンタはディスイネーブルで
インクリメントは行なわず、カウンタ出力は入力データ
であるデータバス112の値となる。前記制御信号S0がHig
hとなるとデータバス112の値をカウンタの初期値とし、
クロックの立ち下りに同期してインクリメントを行う。
マルチプレクサ103は制御信号S0により中央処理装置の
アドレスバス108かカウンタ出力109を選択してメモリの
アドレスアス107に接続するバス切換回路である。アン
ドゲート105は前記外部制御信号S0とシステムロックCLK
の論理積を作り、カウンタ接続時のメモリへの書き込み
信号を作る。オアゲート106は前記カウンタ接続時の書
き込み信号と中央処理装置から書き込み信号の論理和を
とりRAM101の書き込み信号を作っている。
01はランダムアクセスメモリ、CPU102は中央処理装置、
カウンタ104はRAM101のアドレス指定用のカウンタで初
期値入力端子をデータバス112と接続しており、外部制
御信号S0がLowの間は、カウンタはディスイネーブルで
インクリメントは行なわず、カウンタ出力は入力データ
であるデータバス112の値となる。前記制御信号S0がHig
hとなるとデータバス112の値をカウンタの初期値とし、
クロックの立ち下りに同期してインクリメントを行う。
マルチプレクサ103は制御信号S0により中央処理装置の
アドレスバス108かカウンタ出力109を選択してメモリの
アドレスアス107に接続するバス切換回路である。アン
ドゲート105は前記外部制御信号S0とシステムロックCLK
の論理積を作り、カウンタ接続時のメモリへの書き込み
信号を作る。オアゲート106は前記カウンタ接続時の書
き込み信号と中央処理装置から書き込み信号の論理和を
とりRAM101の書き込み信号を作っている。
第２図は本発明の書き込み動作のタイミングチャート
である。外部制御信号Lowでカウンタ104をインクリメン
ト停止状態とし、データバス112に書込み先頭アドレスD
0を乗せることによりカウンタ104に書込先頭アドレスを
設定する。次に、前記外部制御信号をクロックの立ち下
りでHighとし、カウンタ104をインクリメント可能と
し、マルチプレクサ103でRAM101のアドレスバス107にカ
ウンタ出力バス109が接続されるようにし、RAM101の書
き込み信号にクロック信号CLKが入力されるようにす
る。次にクロックCLKの立ち上り時、データバス112に書
き込みデータD1を乗せると同時に書き込み信号をHighと
し、RAM101のD0番地にデータD1を書き込む。次に、クロ
ックの立ち下りでカウンタ103をインクリメントし、次
の書き込みアドレスとする。以後クロックに同期してデ
ータバスのデータをD2,D3……Dnと連続的に変化させて
データの書き込みを行う。書き込み終了後、外部制御信
号S0をLowとし、マルチプレクサ103により、RAM101のア
ドレスにCPU102のアドレスバス108を接続する。
である。外部制御信号Lowでカウンタ104をインクリメン
ト停止状態とし、データバス112に書込み先頭アドレスD
0を乗せることによりカウンタ104に書込先頭アドレスを
設定する。次に、前記外部制御信号をクロックの立ち下
りでHighとし、カウンタ104をインクリメント可能と
し、マルチプレクサ103でRAM101のアドレスバス107にカ
ウンタ出力バス109が接続されるようにし、RAM101の書
き込み信号にクロック信号CLKが入力されるようにす
る。次にクロックCLKの立ち上り時、データバス112に書
き込みデータD1を乗せると同時に書き込み信号をHighと
し、RAM101のD0番地にデータD1を書き込む。次に、クロ
ックの立ち下りでカウンタ103をインクリメントし、次
の書き込みアドレスとする。以後クロックに同期してデ
ータバスのデータをD2,D3……Dnと連続的に変化させて
データの書き込みを行う。書き込み終了後、外部制御信
号S0をLowとし、マルチプレクサ103により、RAM101のア
ドレスにCPU102のアドレスバス108を接続する。
以上説明したように本発明は周期信号を計数するカウ
ンタと、前記カウンタに任意の値を設定する手段を備
え、中央処理装置により前記メモリの書き込み，読み出
しを制御する手段と、前記カウンタと外部端子信号によ
り前記メモリの書き込み読み出しを制御する手段とを選
択的に付勢する手段とを有することにより、１クロック
でRAMに連続的にデータを書き込め、中央処理装置の命
令実行サイクル（数クロック）以上に高速に書き込みが
できる。従ってマイクロコンピュータの試験を実施する
場合、LSIテスタのテストパターン数が減少し、テスト
時間が短縮されるためテストコストが低減でき、安価に
シングルチップマイクロコンピュータが提供できる効果
がある。
ンタと、前記カウンタに任意の値を設定する手段を備
え、中央処理装置により前記メモリの書き込み，読み出
しを制御する手段と、前記カウンタと外部端子信号によ
り前記メモリの書き込み読み出しを制御する手段とを選
択的に付勢する手段とを有することにより、１クロック
でRAMに連続的にデータを書き込め、中央処理装置の命
令実行サイクル（数クロック）以上に高速に書き込みが
できる。従ってマイクロコンピュータの試験を実施する
場合、LSIテスタのテストパターン数が減少し、テスト
時間が短縮されるためテストコストが低減でき、安価に
シングルチップマイクロコンピュータが提供できる効果
がある。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の信号のタイミングチャート、第３図は従来のRAM
への書き込を示すブロック図、第４図は従来のRAMへの
データ書き込みのフローチャートである。 101,301……RAM、102,302……CPU、107,108,109,303…
…アドレスバス、110,111,112,304,305,306……データ
バス、113,307……RAMの書き込み信号、104……カウン
タ、103……マルチプレクサ、105……アンドゲート、10
6……オアゲート。
１図の信号のタイミングチャート、第３図は従来のRAM
への書き込を示すブロック図、第４図は従来のRAMへの
データ書き込みのフローチャートである。 101,301……RAM、102,302……CPU、107,108,109,303…
…アドレスバス、110,111,112,304,305,306……データ
バス、113,307……RAMの書き込み信号、104……カウン
タ、103……マルチプレクサ、105……アンドゲート、10
6……オアゲート。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−92483（ＪＰ，Ａ) 特開 昭63−45661（ＪＰ，Ａ) 実開 昭62−192449（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】同一半導体基板上に、データバス、アドレ
スバス、これらデータバスおよびアドレスバスに接続さ
れたメモリ、ならびに、システムクロック信号にもとづ
き前記データバスおよび前記アドレスバスにそれぞれデ
ータおよびアドレスを転送するとともに前記メモリに書
き込み信号を供給して前記メモリの前記アドレスにより
指定された番地に前記データを書き込む中央処理装置を
備えたシングルチップマイクロコンピュータにおいて、
前記データバスに接続されたカウンタであって、制御信
号がインアクティブレベルからアクティブレベルに変化
する時点の前記データバス上のデータを初期値として前
記制御信号が前記アクティブレベルにある期間内に前記
システムクロック信号が供給される毎に計数動作を行う
カウンタと、前記制御信号が前記インアクティブレベル
にあるときは前記中央処理装置からのアドレスを前記ア
ドレスバスに転送し前記制御信号が前記アクティブレベ
ルにあるときは前記カウンタの内容を前記アドレスバス
に転送するマルチプレクサと、前記制御信号が前記アク
ティブレベルにある期間内に前記システムクロック信号
が供給される毎に前記メモリへの書き込み信号を発生す
るゲート回路とを設けたことを特徴とするシングルチッ
プマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331524A JP2634893B2 (ja) | 1988-12-29 | 1988-12-29 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331524A JP2634893B2 (ja) | 1988-12-29 | 1988-12-29 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02178745A JPH02178745A (ja) | 1990-07-11 |
| JP2634893B2 true JP2634893B2 (ja) | 1997-07-30 |
Family
ID=18244616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331524A Expired - Lifetime JP2634893B2 (ja) | 1988-12-29 | 1988-12-29 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634893B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05197612A (ja) * | 1992-01-22 | 1993-08-06 | Nec Ic Microcomput Syst Ltd | データ・アクセス回路 |
| JP3127853B2 (ja) | 1997-04-30 | 2001-01-29 | 日本電気株式会社 | メモリ集積回路並びにこれを用いた主記憶システム及びグラフィクスメモリシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5992483A (ja) * | 1982-11-19 | 1984-05-28 | Hitachi Ltd | 半導体記憶装置 |
-
1988
- 1988-12-29 JP JP63331524A patent/JP2634893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02178745A (ja) | 1990-07-11 |
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