JPH07129462A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH07129462A JPH07129462A JP27092493A JP27092493A JPH07129462A JP H07129462 A JPH07129462 A JP H07129462A JP 27092493 A JP27092493 A JP 27092493A JP 27092493 A JP27092493 A JP 27092493A JP H07129462 A JPH07129462 A JP H07129462A
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- Japan
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- state
- data bus
- memory
- clock
- output
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Abstract
(57)【要約】
【目的】 同期式メモリのデータバス幅が主制御部のデ
ータバス幅が狭い場合でも、主制御部の動作速度を損な
うことなくメモリアクセスを正常に実行できる。 【構成】 主制御部としてのプロセッサから同期式ＤＲ
ＡＭ１２へのメモリアクセス時に、クロックモジュール
１３から供給されるメモリクロックに同期してＤＭＡコ
ントローラ１４が同期式ＤＲＡＭ１２側のデータバス出
力をプロセッサのデータバスに振り分けるように出力バ
ス先を切り換え制御する構成を特徴とする。
ータバス幅が狭い場合でも、主制御部の動作速度を損な
うことなくメモリアクセスを正常に実行できる。 【構成】 主制御部としてのプロセッサから同期式ＤＲ
ＡＭ１２へのメモリアクセス時に、クロックモジュール
１３から供給されるメモリクロックに同期してＤＭＡコ
ントローラ１４が同期式ＤＲＡＭ１２側のデータバス出
力をプロセッサのデータバスに振り分けるように出力バ
ス先を切り換え制御する構成を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ダイレクトランダムア
クセスメモリ（ＤＲＡＭ）と主制御部とのメモリアクセ
スを制御するメモリ制御装置に関するものである。
クセスメモリ（ＤＲＡＭ）と主制御部とのメモリアクセ
スを制御するメモリ制御装置に関するものである。
【０００２】
【従来の技術】従来、コンピュータ等の電子機器には、
プロセッサの主記憶部が、ＤＲＡＭ等で構成される場合
に、通常メモリアクセスを制御するメモリアクセス制御
装置が備えられている。
プロセッサの主記憶部が、ＤＲＡＭ等で構成される場合
に、通常メモリアクセスを制御するメモリアクセス制御
装置が備えられている。
【０００３】この場合、プロセッサ（ＣＰＵ）のアクセ
ス速度は、ＤＲＡＭのアクセス速度よりも、速いかもし
くは同速であった。
ス速度は、ＤＲＡＭのアクセス速度よりも、速いかもし
くは同速であった。
【０００４】図１０は従来のメモリ制御装置の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【０００５】図において、１０１はクロックで、クロッ
ク源から供給され、プロセッサの動作クロックに依存し
ている。１０２は図示しないＤＲＡＭのデータバス、１
０３はプロセッサのデータバス、１０４は図示しないＤ
ＲＡＭのＲＡＳ信号（ロー・アドレス・ストローブ信
号）、１０５は図示しないＤＲＡＭのＣＡＳ信号（カラ
ム・アドレス・ストローブ信号）である。
ク源から供給され、プロセッサの動作クロックに依存し
ている。１０２は図示しないＤＲＡＭのデータバス、１
０３はプロセッサのデータバス、１０４は図示しないＤ
ＲＡＭのＲＡＳ信号（ロー・アドレス・ストローブ信
号）、１０５は図示しないＤＲＡＭのＣＡＳ信号（カラ
ム・アドレス・ストローブ信号）である。
【０００６】
【発明が解決しようとする課題】この図に示すように、
ＤＲＡＭをページモードでアクセスする場合、１６ビッ
トのＤＲＡＭから３２ビットのデータを取り出すには、
プロセッサの内部動作に比べて大変長い時間を要してし
まうという問題点があった。
ＤＲＡＭをページモードでアクセスする場合、１６ビッ
トのＤＲＡＭから３２ビットのデータを取り出すには、
プロセッサの内部動作に比べて大変長い時間を要してし
まうという問題点があった。
【０００７】本発明は、上記の問題点を解消するために
なされたもので、主制御部に対して供給される所定周波
数のクロックよりも整数倍高いメモリクロックを前記同
期式メモリに供給し、同期式メモリ側のデータバス出力
を主制御部のデータバスに振り分けることにより、同期
式メモリのデータバス幅が主制御部のデータバス幅より
狭い場合でも、主制御部の動作速度を損なうことなくメ
モリアクセスを正常に実行できるメモリ制御装置を提供
することを目的とする。
なされたもので、主制御部に対して供給される所定周波
数のクロックよりも整数倍高いメモリクロックを前記同
期式メモリに供給し、同期式メモリ側のデータバス出力
を主制御部のデータバスに振り分けることにより、同期
式メモリのデータバス幅が主制御部のデータバス幅より
狭い場合でも、主制御部の動作速度を損なうことなくメ
モリアクセスを正常に実行できるメモリ制御装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るメモリ制御
装置は、主制御部のデータバス幅よりも数分の１のバス
幅となるデータバスを有する同期式メモリと、前記主制
御部に対して供給される所定周波数のクロックよりも整
数倍高いメモリクロックを前記同期式メモリに供給する
クロック供給手段と、前記主制御部から前記同期式メモ
リアクセス時に、前記メモリクロックに同期して前記同
期式メモリ側のデータバス出力を前記主制御部のデータ
バスに振り分けるように出力バス先を切り換え制御する
制御手段とを有するものである。
装置は、主制御部のデータバス幅よりも数分の１のバス
幅となるデータバスを有する同期式メモリと、前記主制
御部に対して供給される所定周波数のクロックよりも整
数倍高いメモリクロックを前記同期式メモリに供給する
クロック供給手段と、前記主制御部から前記同期式メモ
リアクセス時に、前記メモリクロックに同期して前記同
期式メモリ側のデータバス出力を前記主制御部のデータ
バスに振り分けるように出力バス先を切り換え制御する
制御手段とを有するものである。
【０００９】
【作用】本発明においては、主制御部から同期式メモリ
アクセス時に、前記メモリクロックに同期して制御手段
が前記同期式メモリ側のデータバス出力を主制御部のデ
ータバスに振り分けるように出力バス先を切り換え制御
するので、同期式メモリのデータバス幅が主制御部のデ
ータバス幅が狭い場合でも、主制御部の動作速度を損な
うことなくメモリアクセスが可能となる。
アクセス時に、前記メモリクロックに同期して制御手段
が前記同期式メモリ側のデータバス出力を主制御部のデ
ータバスに振り分けるように出力バス先を切り換え制御
するので、同期式メモリのデータバス幅が主制御部のデ
ータバス幅が狭い場合でも、主制御部の動作速度を損な
うことなくメモリアクセスが可能となる。
【００１０】
〔第１実施例〕図１は本発明の第１実施例を示すメモリ
制御装置の概略を示すブロック図である。
制御装置の概略を示すブロック図である。
【００１１】図において、１１はマイクロプロセッサ
で、例えば３２ビットのデータバスを介してＤＭＡコン
トローラ１４と接続されている。１３はクロックモジュ
ールで、同期式ＤＲＡＭ１２に対してはプロセッサ１１
の動作周波数ｆの２倍の周波数のクロックを供給し、プ
ロセッサ（ＣＰＵ）１１には動作周波数ｆのクロックを
供給する。ＤＭＡコントローラ１４と同期式ＤＲＡＭ１
２とは１６ビットのデータバスを介して接続されてい
る。
で、例えば３２ビットのデータバスを介してＤＭＡコン
トローラ１４と接続されている。１３はクロックモジュ
ールで、同期式ＤＲＡＭ１２に対してはプロセッサ１１
の動作周波数ｆの２倍の周波数のクロックを供給し、プ
ロセッサ（ＣＰＵ）１１には動作周波数ｆのクロックを
供給する。ＤＭＡコントローラ１４と同期式ＤＲＡＭ１
２とは１６ビットのデータバスを介して接続されてい
る。
【００１２】この様に構成されたメモリ制御装置におい
て、主制御部としてのプロセッサ１１から同期式ＤＲＡ
Ｍ１２へのメモリアクセス時に、クロックモジュール１
３から供給されるメモリクロックに同期してＤＭＡコン
トローラ１４が同期式ＤＲＡＭ１２側のデータバス出力
をプロセッサ１１のデータバスに振り分けるように出力
バス先を切り換え制御するので、同期式ＤＲＡＭ１２の
データバス幅がプロセッサ１１のデータバス幅が狭い場
合でも、プロセッサ１１の動作速度を損なうことなくメ
モリアクセスが可能となる。
て、主制御部としてのプロセッサ１１から同期式ＤＲＡ
Ｍ１２へのメモリアクセス時に、クロックモジュール１
３から供給されるメモリクロックに同期してＤＭＡコン
トローラ１４が同期式ＤＲＡＭ１２側のデータバス出力
をプロセッサ１１のデータバスに振り分けるように出力
バス先を切り換え制御するので、同期式ＤＲＡＭ１２の
データバス幅がプロセッサ１１のデータバス幅が狭い場
合でも、プロセッサ１１の動作速度を損なうことなくメ
モリアクセスが可能となる。
【００１３】図２は、図１に示したＤＭＡコントローラ
１４の構成を説明するブロック図であり、図１と同一の
ものには同一の符号を付してある。
１４の構成を説明するブロック図であり、図１と同一の
ものには同一の符号を付してある。
【００１４】図において、２１は他のブロックを制御す
る制御信号生成器、２２はアドレスバスをローとコラム
に分離するマルチプレクサ、２３はデータバスのハイワ
ード側をラッチするラッチ、２４はデータバスのローワ
ード側をラッチするラッチ、２５はデータバスのハイワ
ード側をアクティブにするドライバ、２６はデータバス
のローワード側をアクティブにするドライバ、２７はコ
ンパレータで、前アドレスの＋１と次のアドレスの一致
を調べる。
る制御信号生成器、２２はアドレスバスをローとコラム
に分離するマルチプレクサ、２３はデータバスのハイワ
ード側をラッチするラッチ、２４はデータバスのローワ
ード側をラッチするラッチ、２５はデータバスのハイワ
ード側をアクティブにするドライバ、２６はデータバス
のローワード側をアクティブにするドライバ、２７はコ
ンパレータで、前アドレスの＋１と次のアドレスの一致
を調べる。
【００１５】図３は、図１に示した同期式ＤＲＡＭ（Ｓ
ＤＲＡＭ）の動作を説明するタイミングチャートであ
る。図において、３１はＣＰＵclock 、３２は前記クロ
ックモジュール１３から同期式ＤＲＡＭ１２に供給する
ＳＤＲＡＭclock、３３はデータリード時のＣＰＵ bus、
３４は同期式ＤＲＡＭ１２のＤＡＴＡbus、３５はデータ
ライト時のＣＰＵ busである。
ＤＲＡＭ）の動作を説明するタイミングチャートであ
る。図において、３１はＣＰＵclock 、３２は前記クロ
ックモジュール１３から同期式ＤＲＡＭ１２に供給する
ＳＤＲＡＭclock、３３はデータリード時のＣＰＵ bus、
３４は同期式ＤＲＡＭ１２のＤＡＴＡbus、３５はデータ
ライト時のＣＰＵ busである。
【００１６】図４は、図２に示したＤＭＡコントローラ
１４におけるデータリード時のタイミングチャートであ
り、図３と同一のものには同一の符号を付してあり、な
お、図中のＳ１〜Ｓ７は後述する各ステートを示す。
１４におけるデータリード時のタイミングチャートであ
り、図３と同一のものには同一の符号を付してあり、な
お、図中のＳ１〜Ｓ７は後述する各ステートを示す。
【００１７】図において、４１はカラムアドレスストロ
ーブであるところのＣＡＳ信号、４２はローアドレスス
トローブであるところのＲＡＳ信号、４３は同期式ＤＲ
ＡＭに対するチップイネーブルであるところのＣＥ信号
である。
ーブであるところのＣＡＳ信号、４２はローアドレスス
トローブであるところのＲＡＳ信号、４３は同期式ＤＲ
ＡＭに対するチップイネーブルであるところのＣＥ信号
である。
【００１８】図５は、図２に示した制御信号生成器２１
をステートマシンで実現した場合の状態推移図である。
なお、Ｓ１〜Ｓ７は各ステートを示し、ステートＳ１は
アクセス待ちのステート、Ｓ２はＲＡＳ出力のステー
ト、Ｓ３はＣＡＳ出力のステート、Ｓ４は同期式ＤＲＡ
Ｍのアクセス待ちのステート、Ｓ５はローデータ出力の
ステート、Ｓ６はハイデータ出力のステート、Ｓ７はデ
ータ保持ステートである。
をステートマシンで実現した場合の状態推移図である。
なお、Ｓ１〜Ｓ７は各ステートを示し、ステートＳ１は
アクセス待ちのステート、Ｓ２はＲＡＳ出力のステー
ト、Ｓ３はＣＡＳ出力のステート、Ｓ４は同期式ＤＲＡ
Ｍのアクセス待ちのステート、Ｓ５はローデータ出力の
ステート、Ｓ６はハイデータ出力のステート、Ｓ７はデ
ータ保持ステートである。
【００１９】以下、図３を参照しながら図２の動作につ
いて説明する。
いて説明する。
【００２０】クロックモジュール１３は、例えば水晶振
動子を原発振とし、その周波数はプロセッサ１１の動作
周波数ｆの４倍の４ｆであり、トグルフリップフロップ
（トグルＦＦ）等で分周した２ｆをＳＤＲＡＭclock ３
２とし、もう一度トグルＦＦ等で分周したｆをＣＰＵcl
ock ３１とする。これにより、同期式ＤＲＡＭのＤＡＴ
Ａbus ３４は、図３に示すように、ＳＤＲＡＭclock3２
の立上りに同期した形式となり、ＣＰＵ bus３３の２倍
となる。リードサイクルにおいては、上下のデータが揃
ったところで、ＣＰＵbus ３３に出力するので、図示さ
れるように、１クロック遅れたところからデータ出力を
開始する。ライトサイクルにおいては、ＣＰＵbus ３５
にデータが現れ次第、同期式ＤＲＡＭ１２のＤＡＴＡbu
s ３４にローワードのデータを出力する。以下、図４，
図５を参照しながら図２に示した同期式ＤＲＡＭ１２の
メモリリード時の動作について詳述する。
動子を原発振とし、その周波数はプロセッサ１１の動作
周波数ｆの４倍の４ｆであり、トグルフリップフロップ
（トグルＦＦ）等で分周した２ｆをＳＤＲＡＭclock ３
２とし、もう一度トグルＦＦ等で分周したｆをＣＰＵcl
ock ３１とする。これにより、同期式ＤＲＡＭのＤＡＴ
Ａbus ３４は、図３に示すように、ＳＤＲＡＭclock3２
の立上りに同期した形式となり、ＣＰＵ bus３３の２倍
となる。リードサイクルにおいては、上下のデータが揃
ったところで、ＣＰＵbus ３３に出力するので、図示さ
れるように、１クロック遅れたところからデータ出力を
開始する。ライトサイクルにおいては、ＣＰＵbus ３５
にデータが現れ次第、同期式ＤＲＡＭ１２のＤＡＴＡbu
s ３４にローワードのデータを出力する。以下、図４，
図５を参照しながら図２に示した同期式ＤＲＡＭ１２の
メモリリード時の動作について詳述する。
【００２１】制御信号生成器２１は、ステートマシンで
あり、ステートＳ１では、プロセッサ１１からのアクセ
ス要求待ちであり、プロセッサ１１に対してはＷＡＩＴ
信号を出力する。これは、アクセス要求にすぐには応え
られないためである。ここで、アクセス要求であるＣＳ
信号とＲＤ信号がくると、ステートＳ２に遷移する。
あり、ステートＳ１では、プロセッサ１１からのアクセ
ス要求待ちであり、プロセッサ１１に対してはＷＡＩＴ
信号を出力する。これは、アクセス要求にすぐには応え
られないためである。ここで、アクセス要求であるＣＳ
信号とＲＤ信号がくると、ステートＳ２に遷移する。
【００２２】ステートＳ２では、同期式ＤＲＡＭ１２に
対しＣＥ信号とＲＡＳ信号を出力する。この時、マルチ
プレクサ２２はデフォルトでローアドレスを出力してい
る。次のクロックでステートＳ３に遷移する。
対しＣＥ信号とＲＡＳ信号を出力する。この時、マルチ
プレクサ２２はデフォルトでローアドレスを出力してい
る。次のクロックでステートＳ３に遷移する。
【００２３】ステートＳ３では、同期式ＤＲＡＭ１２に
対してＣＥ信号とＣＡＳ信号を出力する。また、マルチ
プレクサ２２に対してアクティブ信号を出力し、マルチ
プレクサ２２の出力をコラムアドレス側に変更する。そ
して、次のクロックでステートＳ４に遷移する。
対してＣＥ信号とＣＡＳ信号を出力する。また、マルチ
プレクサ２２に対してアクティブ信号を出力し、マルチ
プレクサ２２の出力をコラムアドレス側に変更する。そ
して、次のクロックでステートＳ４に遷移する。
【００２４】ステートＳ４では、同期式ＤＲＡＭ１２の
アクセスタイムだけ待つ。クロックを数え、４クロック
後にステートＳ５に遷移する。ステートＳ５では、ＷＡ
ＩＴ信号をインアクティブにし、次のＣＰＵclock ３１
でプロセッサ１１がデータを取ってもよいことを通知す
る。同期式ＤＲＡＭ１２から出力されるワードのデータ
をロー側のラッチ２４にラッチし、ドライバ２５および
ドライバ２６をアクティブにする。この時のデータバス
上の値は、まだ正しくない。そして、次のクロックでス
テートＳ６に遷移する。
アクセスタイムだけ待つ。クロックを数え、４クロック
後にステートＳ５に遷移する。ステートＳ５では、ＷＡ
ＩＴ信号をインアクティブにし、次のＣＰＵclock ３１
でプロセッサ１１がデータを取ってもよいことを通知す
る。同期式ＤＲＡＭ１２から出力されるワードのデータ
をロー側のラッチ２４にラッチし、ドライバ２５および
ドライバ２６をアクティブにする。この時のデータバス
上の値は、まだ正しくない。そして、次のクロックでス
テートＳ６に遷移する。
【００２５】ステートＳ６では、同期式ＤＲＡＭ１２か
ら出力されるワードのデータをハイ側のラッチ２３にラ
ッチする。このとき、初めてデータバス上に正しい値が
出力される。丁度この時、プロセッサ１１がデータを取
り込む。そして、次のプロセッサ１１からのアドレスが
２クロック前のアドレスに１（ダブルワード単位）を加
算したものであった時、コンパレータ２７の出力アドレ
スヒット信号（出力AddressHit信号）がアクティブにな
り、次のクロックでステートＳ５に遷移する。
ら出力されるワードのデータをハイ側のラッチ２３にラ
ッチする。このとき、初めてデータバス上に正しい値が
出力される。丁度この時、プロセッサ１１がデータを取
り込む。そして、次のプロセッサ１１からのアドレスが
２クロック前のアドレスに１（ダブルワード単位）を加
算したものであった時、コンパレータ２７の出力アドレ
スヒット信号（出力AddressHit信号）がアクティブにな
り、次のクロックでステートＳ５に遷移する。
【００２６】該ステートＳ５とステートＳ６の間の繰り
返し動作は、あらかじめコンパレータ２７内のインクリ
メントアダーに回数制限を加えることによって決められ
る。
返し動作は、あらかじめコンパレータ２７内のインクリ
メントアダーに回数制限を加えることによって決められ
る。
【００２７】本実施例では「＋３」（ダブルワード単
位）までに制限した。この範囲を越えるか、もしくはプ
ロセッサ１１から異なるアドレスがきた場合に、ステー
トＳ７に遷移する。
位）までに制限した。この範囲を越えるか、もしくはプ
ロセッサ１１から異なるアドレスがきた場合に、ステー
トＳ７に遷移する。
【００２８】ステートＳ７では、１クロックだけドライ
バ２５およびドライバ２６のアクティブを保持し、プロ
セッサ１１がデータを取り込むのを待つ。そして、次の
クロックでステートＳ１に遷移して一連の動作は終了す
る。
バ２５およびドライバ２６のアクティブを保持し、プロ
セッサ１１がデータを取り込むのを待つ。そして、次の
クロックでステートＳ１に遷移して一連の動作は終了す
る。
【００２９】上記第１実施例では、クロックモジュール
１３がプロセッサ動作周波数の２倍のクロックを同期式
ＤＲＡＭ１２に供給する場合について説明したが、クロ
ックは２倍に限定されるものではなく、後述するように
４倍であっても本発明を適用することができる。 〔第２実施例〕図６は本発明の第２実施例を示すメモリ
制御装置の概略を示すブロック図であり、図１，図２と
同一のものには同一の符号を付してある。
１３がプロセッサ動作周波数の２倍のクロックを同期式
ＤＲＡＭ１２に供給する場合について説明したが、クロ
ックは２倍に限定されるものではなく、後述するように
４倍であっても本発明を適用することができる。 〔第２実施例〕図６は本発明の第２実施例を示すメモリ
制御装置の概略を示すブロック図であり、図１，図２と
同一のものには同一の符号を付してある。
【００３０】図において、６１はデータバスの４番目の
バイトをラッチするラッチ、６２はデータバスの３番目
のバイトをラッチするラッチ、６３はデータバスの２番
目のバイトをラッチするラッチ、６４はデータバスの１
番目のバイトをラッチするラッチ、６５はデータバスの
４番目のバイトをアクティブにするドライバ、６６はデ
ータバスの３番目のバイトをアクティブにするドライ
バ、６７はデータバスの２番目のバイトをアクティブに
するドライバ、６８はデータバスの１番目のバイトをア
クティブにするドライバ、６９は前記プロセッサ１１と
同期式ＤＲＡＭ７０にクロックを供給するクロックモジ
ュールである。なお、同期式ＤＲＡＭ７０は、データバ
スが８ビットで構成されている。
バイトをラッチするラッチ、６２はデータバスの３番目
のバイトをラッチするラッチ、６３はデータバスの２番
目のバイトをラッチするラッチ、６４はデータバスの１
番目のバイトをラッチするラッチ、６５はデータバスの
４番目のバイトをアクティブにするドライバ、６６はデ
ータバスの３番目のバイトをアクティブにするドライ
バ、６７はデータバスの２番目のバイトをアクティブに
するドライバ、６８はデータバスの１番目のバイトをア
クティブにするドライバ、６９は前記プロセッサ１１と
同期式ＤＲＡＭ７０にクロックを供給するクロックモジ
ュールである。なお、同期式ＤＲＡＭ７０は、データバ
スが８ビットで構成されている。
【００３１】図７は、図６に示した同期式ＤＲＡＭ７０
のメモリアクセスタイミングを説明するタイミングチャ
ートであり、図４と同一のものには同一の符号を付して
ある。なお、図中のＳ８１〜Ｓ８５は後述するステート
を示す。
のメモリアクセスタイミングを説明するタイミングチャ
ートであり、図４と同一のものには同一の符号を付して
ある。なお、図中のＳ８１〜Ｓ８５は後述するステート
を示す。
【００３２】図において、７１は前記クロックモジュー
ル１３からマイクロプロセッサ１１に供給するＣＰＵcl
ock 、７２はデータリード時のＣＰＵbus である。図８
は、図６に示した制御信号生成器２１をステートマシン
で実現した場合の状態推移図である。なお、Ｓ１〜Ｓ
４，Ｓ８１〜Ｓ８５は各ステートを示し、ステートＳ１
はアクセス待ちのステート、Ｓ２はＲＡＳ出力のステー
ト、Ｓ３はＣＡＳ出力のステート、Ｓ４は同期式ＤＲＡ
Ｍのアクセス待ちのステート、Ｓ８１は１番目のデータ
出力のステート、Ｓ８２は２番目のデータ出力のステー
ト、Ｓ８３は３番目のデータ出力のステート、Ｓ８４は
４番目のデータ出力のステート、Ｓ８５はデータ保持の
ステートである。
ル１３からマイクロプロセッサ１１に供給するＣＰＵcl
ock 、７２はデータリード時のＣＰＵbus である。図８
は、図６に示した制御信号生成器２１をステートマシン
で実現した場合の状態推移図である。なお、Ｓ１〜Ｓ
４，Ｓ８１〜Ｓ８５は各ステートを示し、ステートＳ１
はアクセス待ちのステート、Ｓ２はＲＡＳ出力のステー
ト、Ｓ３はＣＡＳ出力のステート、Ｓ４は同期式ＤＲＡ
Ｍのアクセス待ちのステート、Ｓ８１は１番目のデータ
出力のステート、Ｓ８２は２番目のデータ出力のステー
ト、Ｓ８３は３番目のデータ出力のステート、Ｓ８４は
４番目のデータ出力のステート、Ｓ８５はデータ保持の
ステートである。
【００３３】以下、図６〜図８を参照しながら同期式Ｄ
ＲＡＭ７０に対するリード時の動作について詳述する。
ＲＡＭ７０に対するリード時の動作について詳述する。
【００３４】制御信号生成器２１はステートマシンであ
り、ステートＳ１では、プロセッサ１１からのアクセス
要求待ちであり、プロセッサ１１に対してはＷＡＩＴ信
号を出力する。これは、アクセス要求にすぐには応えら
れないためである。ここで、アクセス要求であるＣＳ信
号とＲＤ信号がくると、ステートＳ２に遷移する。
り、ステートＳ１では、プロセッサ１１からのアクセス
要求待ちであり、プロセッサ１１に対してはＷＡＩＴ信
号を出力する。これは、アクセス要求にすぐには応えら
れないためである。ここで、アクセス要求であるＣＳ信
号とＲＤ信号がくると、ステートＳ２に遷移する。
【００３５】ステートＳ２では、同期式ＤＲＡＭ７０に
対しＣＥ信号とＲＡＳ信号を出力する。この時、マルチ
プレクサ２２はデフォルトでローアドレスを出力してい
る。そして、次のクロックでステートＳ３に遷移する。
対しＣＥ信号とＲＡＳ信号を出力する。この時、マルチ
プレクサ２２はデフォルトでローアドレスを出力してい
る。そして、次のクロックでステートＳ３に遷移する。
【００３６】ステートＳ３では、同期式ＤＲＡＭ７０に
対しＣＥ信号とＣＡＳ信号を出力する。また、マルチプ
レクサ２２に対しアクティブ信号を出力し、マルチプレ
クサ２２の出力をコラムアドレス側に変更する。そし
て、次のクロックでステートＳ４に遷移する。
対しＣＥ信号とＣＡＳ信号を出力する。また、マルチプ
レクサ２２に対しアクティブ信号を出力し、マルチプレ
クサ２２の出力をコラムアドレス側に変更する。そし
て、次のクロックでステートＳ４に遷移する。
【００３７】ステートＳ４では、同期式ＤＲＡＭ７０の
アクセスタイムだけ待つ。そして、クロックを数え、４
クロック後にステートＳ５に遷移する。
アクセスタイムだけ待つ。そして、クロックを数え、４
クロック後にステートＳ５に遷移する。
【００３８】ステートＳ８１では、ＷＡＩＴ信号をイン
アクティブにし、次のＣＰＵclockでプロセッサ１１が
データを取ってもよいことを通知する。同期式ＤＲＡＭ
７０から出力される第１番目のバイトのデータを第１番
目のラッチ６４にラッチし、ドライバ６５からドライバ
６８をアクティブにする。この時、データバス上の値
は、まだ正しくない。そして、次のクロックでステート
Ｓ８２に遷移する。
アクティブにし、次のＣＰＵclockでプロセッサ１１が
データを取ってもよいことを通知する。同期式ＤＲＡＭ
７０から出力される第１番目のバイトのデータを第１番
目のラッチ６４にラッチし、ドライバ６５からドライバ
６８をアクティブにする。この時、データバス上の値
は、まだ正しくない。そして、次のクロックでステート
Ｓ８２に遷移する。
【００３９】ステートＳ８２では、同期式ＤＲＡＭ７０
から出力される第２番目のバイトのデータを第２番目の
ラッチ６３にラッチする。このとき、データバス上の値
は、まだ正しくない。そして、次のクロックでステート
Ｓ８３に遷移する。
から出力される第２番目のバイトのデータを第２番目の
ラッチ６３にラッチする。このとき、データバス上の値
は、まだ正しくない。そして、次のクロックでステート
Ｓ８３に遷移する。
【００４０】ステートＳ８３では、同期式ＤＲＡＭ７０
から出力される第３番目のバイトのデータを第３番目の
ラッチ６２にラッチする。この時、データバス上の値
は、まだ正しくない。そして、次のクロックでステート
Ｓ８４に遷移する。
から出力される第３番目のバイトのデータを第３番目の
ラッチ６２にラッチする。この時、データバス上の値
は、まだ正しくない。そして、次のクロックでステート
Ｓ８４に遷移する。
【００４１】ステートＳ８４では、同期式ＤＲＡＭ７０
から出力される第４番目のバイトのデータを第４番目の
ラッチ６１にラッチする。この時、初めてデータバス上
に正しい値が出力される。丁度この時、プロセッサ１１
がデータを取り込む。そして、次のプロセッサ１１から
のアドレスが４クロック前のアドレスに１（ダブルワー
ド単位）を加算したものであった時、コンパレータ２７
の出力AdressHit 信号がアクティブになり、次のクロッ
クでステートＳ８１に遷移する。
から出力される第４番目のバイトのデータを第４番目の
ラッチ６１にラッチする。この時、初めてデータバス上
に正しい値が出力される。丁度この時、プロセッサ１１
がデータを取り込む。そして、次のプロセッサ１１から
のアドレスが４クロック前のアドレスに１（ダブルワー
ド単位）を加算したものであった時、コンパレータ２７
の出力AdressHit 信号がアクティブになり、次のクロッ
クでステートＳ８１に遷移する。
【００４２】このステートＳ８１からステートＳ８４の
間の繰返し動作は、あらかじめコンパレータ２７内のイ
ンクリメントアダーに回数制限を加算することによって
決められる。
間の繰返し動作は、あらかじめコンパレータ２７内のイ
ンクリメントアダーに回数制限を加算することによって
決められる。
【００４３】なお、本実施例では「＋１」までに制限し
た。この範囲を越えるか、もしくはプロセッサ１１から
異なるアドレスがきた場合に、ステートＳ８５に遷移す
る。
た。この範囲を越えるか、もしくはプロセッサ１１から
異なるアドレスがきた場合に、ステートＳ８５に遷移す
る。
【００４４】ステートＳ８５では、３クロックだけドラ
イバ６５からドライバ６８のアクティブを保持し、プロ
セッサ１１がデータを取り込むのを待つ。そして、次の
クロックでステートＳ１に遷移して一連の動作は終了す
る。
イバ６５からドライバ６８のアクティブを保持し、プロ
セッサ１１がデータを取り込むのを待つ。そして、次の
クロックでステートＳ１に遷移して一連の動作は終了す
る。
【００４５】これにより、上記第１実施例よりも、さら
に小型の装置を提供することができる。
に小型の装置を提供することができる。
【００４６】なお、上記各実施例では、同期式ＤＲＡＭ
に対してプロセッサ１１のみがアクセスする場合を例と
して説明したが、後述する図９に示すように他のデバイ
ス、例えばＩ／Ｏデバイスが同期式ＤＲＡＭ１２に接続
される場合にも本発明を適用することができる。 〔第３実施例〕図９は本発明の第３実施例を示すメモリ
制御装置の構成の概略を示すブロック図である。
に対してプロセッサ１１のみがアクセスする場合を例と
して説明したが、後述する図９に示すように他のデバイ
ス、例えばＩ／Ｏデバイスが同期式ＤＲＡＭ１２に接続
される場合にも本発明を適用することができる。 〔第３実施例〕図９は本発明の第３実施例を示すメモリ
制御装置の構成の概略を示すブロック図である。
【００４７】図において、９１は前記ＤＲＡＭコントロ
ーラ１４に直接されるＩ／Ｏデバイス、９２はＩ／Ｏコ
ントローラで、Ｉ／Ｏデバイス９３と、例えば１６ビッ
トのデータバスで接続され、プロセッサ１１の、例えば
３２ビットのデータバスと接続される。
ーラ１４に直接されるＩ／Ｏデバイス、９２はＩ／Ｏコ
ントローラで、Ｉ／Ｏデバイス９３と、例えば１６ビッ
トのデータバスで接続され、プロセッサ１１の、例えば
３２ビットのデータバスと接続される。
【００４８】この様に構成されたメモリ制御装置におい
て、Ｉ／Ｏデバイス９３が同期式ＤＲＡＭ１２をアクセ
スするときは、プロセッサ１１がアクセスする場合と同
様となり、Ｉ／Ｏデバイス９１が同期式ＤＲＡＭ１２を
アクセスするときは、同じバス幅であるので、従来と同
様のアクセスとなる。
て、Ｉ／Ｏデバイス９３が同期式ＤＲＡＭ１２をアクセ
スするときは、プロセッサ１１がアクセスする場合と同
様となり、Ｉ／Ｏデバイス９１が同期式ＤＲＡＭ１２を
アクセスするときは、同じバス幅であるので、従来と同
様のアクセスとなる。
【００４９】このように、プロセッサばかりでなくＩ／
Ｏデバイスも高速に同期式ＤＲＡＭをアクセスすること
が可能となる。
Ｏデバイスも高速に同期式ＤＲＡＭをアクセスすること
が可能となる。
【００５０】以上説明したように、上記各実施例によ
り、バス幅が数分の１になるので、プリント基板に占め
る信号線エリアを小さくできるばかりか、ＤＲＡＭその
ものの個数を減らしたり、小パッケージ品に変更したり
することにより、プリント基板の小型化に寄与するの
で、形態型のコンピュータ等には特に有効となる。
り、バス幅が数分の１になるので、プリント基板に占め
る信号線エリアを小さくできるばかりか、ＤＲＡＭその
ものの個数を減らしたり、小パッケージ品に変更したり
することにより、プリント基板の小型化に寄与するの
で、形態型のコンピュータ等には特に有効となる。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
主制御部から同期式メモリアクセス時に、メモリクロッ
クに同期して制御手段が同期式メモリ側のデータバス出
力を主制御部のデータバスに振り分けるように出力バス
先を切り換え制御するので、同期式メモリのデータバス
幅が主制御部のデータバス幅が狭い場合でも、主制御部
の動作速度を損なうことなくメモリアクセスができる。
主制御部から同期式メモリアクセス時に、メモリクロッ
クに同期して制御手段が同期式メモリ側のデータバス出
力を主制御部のデータバスに振り分けるように出力バス
先を切り換え制御するので、同期式メモリのデータバス
幅が主制御部のデータバス幅が狭い場合でも、主制御部
の動作速度を損なうことなくメモリアクセスができる。
【００５２】従って、同期式メモリのデータバス幅が主
制御部のデータバス幅が狭い場合でも、主制御部の動作
速度を損なうことなくメモリアクセスを正常、かつ高速
に実行できるという効果を奏する。
制御部のデータバス幅が狭い場合でも、主制御部の動作
速度を損なうことなくメモリアクセスを正常、かつ高速
に実行できるという効果を奏する。
【図１】本発明の第１実施例を示すメモリ制御装置の概
略を示すブロック図である。
略を示すブロック図である。
【図２】図１に示したＤＭＡコントローラの構成を説明
するブロック図である。
するブロック図である。
【図３】図１に示した同期式ＤＲＡＭ（ＳＤＲＡＭ）の
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図４】図２に示したＤＭＡコントローラにおけるデー
タリード時のタイミングチャートである。
タリード時のタイミングチャートである。
【図５】図２に示した制御信号生成器をステートマシン
で実現した場合の状態推移図である。
で実現した場合の状態推移図である。
【図６】本発明の第２実施例を示すメモリ制御装置の概
略を示すブロック図である。
略を示すブロック図である。
【図７】図６に示した同期式ＤＲＡＭのメモリアクセス
タイミングを説明するタイミングチャートである。
タイミングを説明するタイミングチャートである。
【図８】図６に示した制御信号生成器をステートマシン
で実現した場合の状態推移図である。
で実現した場合の状態推移図である。
【図９】本発明の第３実施例を示すメモリ制御装置の構
成の概略を示すブロック図である。
成の概略を示すブロック図である。
【図１０】従来のメモリ制御装置の動作を説明するタイ
ミングチャートである。
ミングチャートである。
１１ プロセッサ １２ 同期式ＤＲＡＭ １３ クロックモジュール １４ ＤＭＡコントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長崎 克彦 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 原田 隆史 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 松林 一弘 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 森 重樹 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (1)
- 【請求項１】 主制御部のデータバス幅よりも数分の１
のバス幅となるデータバスを有する同期式メモリと、前
記主制御部に対して供給される所定周波数のクロックよ
りも整数倍高いメモリクロックを前記同期式メモリに供
給するクロック供給手段と、前記主制御部から前記同期
式メモリアクセス時に、前記メモリクロックに同期して
前記同期式メモリ側のデータバス出力を前記主制御部の
データバスに振り分けるように出力バス先を切り換え制
御する制御手段とを有することを特徴とするメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27092493A JPH07129462A (ja) | 1993-10-28 | 1993-10-28 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27092493A JPH07129462A (ja) | 1993-10-28 | 1993-10-28 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07129462A true JPH07129462A (ja) | 1995-05-19 |
Family
ID=17492894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27092493A Pending JPH07129462A (ja) | 1993-10-28 | 1993-10-28 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07129462A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003076607A (ja) * | 2001-09-04 | 2003-03-14 | Hitachi Ltd | インターフェース装置およびそのデータ処理方法 |
| KR100459391B1 (ko) * | 1997-10-24 | 2005-02-07 | 엘지전자 주식회사 | 디램의억세스타이밍제어장치 |
| KR100737503B1 (ko) * | 2005-03-22 | 2007-07-09 | 인피니언 테크놀로지스 아게 | Ｒａｍ 모듈용 데이터 인터페이스 드라이버들에 대한 조정정보를 전송하는 벙법 및 디바이스 |
-
1993
- 1993-10-28 JP JP27092493A patent/JPH07129462A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459391B1 (ko) * | 1997-10-24 | 2005-02-07 | 엘지전자 주식회사 | 디램의억세스타이밍제어장치 |
| JP2003076607A (ja) * | 2001-09-04 | 2003-03-14 | Hitachi Ltd | インターフェース装置およびそのデータ処理方法 |
| KR100737503B1 (ko) * | 2005-03-22 | 2007-07-09 | 인피니언 테크놀로지스 아게 | Ｒａｍ 모듈용 데이터 인터페이스 드라이버들에 대한 조정정보를 전송하는 벙법 및 디바이스 |
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