JPH08272733A - Ｄｍａコントローラ - Google Patents

Ｄｍａコントローラ

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JPH08272733A
JPH08272733A JP7075598A JP7559895A JPH08272733A JP H08272733 A JPH08272733 A JP H08272733A JP 7075598 A JP7075598 A JP 7075598A JP 7559895 A JP7559895 A JP 7559895A JP H08272733 A JPH08272733 A JP H08272733A
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Abstract

(57)【要約】 【目的】 よりデータ転送速度の高速化を実現しつつ、
バスの連続取得によるＣＰＵ動作の停止を防止したＤＭ
Ａコントローラを提供することを目的とする。 【構成】 アドレス生成器２１１及び２２１は転送元及
び転送先のＤＲＡＭの転送データのアドレスを出力す
る。アドレス生成器２１１及び２２１からのＤＭＡ実行
中の転送アドレスの更新は、タイミング信号生成器２４
よりのＣＡＳ信号により行われる。遅延器２５は転送元
ＤＲＡＭのアクセス時間と転送先ＤＲＡＭのデータセッ
トアップ時間とを加算した時間ＣＡＳ信号を遅延する。
転送データカウンタ２８は、タイミング信号生成器２４
の出力ＲＡＳ信号がアクティブ状態のときに、ＣＡＳ信
号の立上り数をカウントし、カウント値が予め定められ
た値に達したときは連続データ転送中断の情報をタイミ
ング信号生成器２４に対して出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＤＭＡコントローラに係
り、特に複数のダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）間のデータ転送を、マイクロプロセッ
サを介さずハードウェアによって高速に行うＤＭＡコン
トローラに関する。
【０００２】
【従来の技術】複数のＤＲＡＭの間、あるいはＤＲＡＭ
と入出力ポートとの間のデータ転送を、マイクロプロセ
ッサを介さずにハードウェアによって行うダイレクト・
メモリ・アクセス（ＤＭＡ）転送を実現するＤＭＡコン
トローラ（ＤＭＡＣ）は、近年益々高速なＤＭＡ転送速
度が要求されるようになった。そのため、従来より、Ｄ
ＲＡＭのページモードあるいはスタティックコラムモー
ドを使用しての連続アクセスを実現するＤＭＡＣが知ら
れている（例えば、特開平４−１９９４５０号、特開平
３−２２３９４８号）。
【０００３】図７は特開平４−１９９４５０号公報記載
の従来のＤＭＡＣの一例の構成図を示す。同図に示すよ
うに、ＤＭＡＣは中央処理装置（ＣＰＵ）バス１に接続
された第１の記憶手段２、読取手段３、第２の記憶手段
５及び書込手段６と、読取手段３と書込手段６の間に接
続されたレジスタファイル４とより構成されている。こ
の従来のＤＭＡＣでは、ＣＰＵなどからのデータ転送要
求に対し、ＣＰＵがＣＰＵバス１を開放し、読取手段３
により第１の記憶手段２に格納されている転送すべきデ
ータのうちのＮワード分を読み取らせ、これをレジスタ
ファイル４に格納させる。書込手段６はレジスタファイ
ル４に格納された１ページ分のデータを第２の記憶手段
５に格納する。
【０００４】すなわち、この従来のＤＭＡＣによれば、
第１及び第２の記憶手段２及び５がＤＲＡＭである場
合、ＤＲＡＭのページモードあるいはスタティックコラ
ムモードを使用し、ロウ・アドレスを固定とし、コラム
・アドレスを変化させて第１の記憶手段２から１ページ
分連続して読み出してレジスタファイル４に書き込み、
その後に書き込んだ１ページ分のデータをロウ・アドレ
スを固定とし、コラム・アドレスを変化させて連続して
第２の記憶手段５に書き込むので、ロウ・アドレスの１
回の指定のみで１ページ分のデータを転送することがで
き、これによりＤＭＡ転送を高速化できる。
【０００５】また、従来より図８に示す構成により、１
サイクルでのデータ転送を実現したＤＭＡＣも知られて
いる（特開平３−２０４７５３号公報）。同図におい
て、メモリ１３からメモリ１５へのデータ転送を行う場
合は、転送元を示すアドレス信号がＤＭＡコントローラ
１１からアドレスバス１２を介してメモリ１３へ出力さ
れると共に、転送先を示すアドレス信号がアドレスバス
１４を介してメモリ１５へ出力される。
【０００６】そして、ＤＭＡコントローラ１１から信号
線１６を介してメモリ１３に供給されるリード信号がア
クティブとなると、メモリ１３の記憶内容がデータバス
１７に読み出され、これと同時にＤＭＡコントローラ１
１から信号線１８を介してメモリ１５に供給されるライ
ト信号がアクティブとなるため、データバス１７に読み
出されたデータがメモリ１５に書き込まれる。このよう
にして、メモリ１３からメモリ１５へのデータの転送が
１サイクルで完了する。
【０００７】
【発明が解決しようとする課題】しかるに、上記の図７
に示した従来のＤＭＡコントローラは、連続アクセスに
よるデータ転送の高速化を図っており、また、図８に示
した従来のＤＭＡコントローラは、読み出しと書き込み
の同時実行による１サイクルでのデータ転送による高速
化が図られているが、これらはいずれも高速化が不十分
である。
【０００８】そこで、本発明者は、先に特願平６−９９
２２２号により図９に示す如き構成により、連続転送と
１サイクルでのデータ転送の両方を実現したＤＭＡコン
トローラを提案した。この提案になるＤＭＡコントロー
ラは、図９に２０で示すように、２つのＤＲＡＭ制御部
２１及び２２と、転送方向制御器２３とタイミング信号
生成器２４と遅延器２５と切替器２６とインバータ２７
とより構成されている。
【０００９】このＤＭＡＣ２０によれば、ＤＲＡＭ制御
部２１が転送元の連続アクセス可能なＤＲＡＭ３１に対
するアドレス信号を生成して出力し、ＤＲＡＭ制御部２
２が転送先の連続アクセス可能なＤＲＡＭ３２に対する
アドレス信号を生成出力し、タイミング信号生成器２４
がＤＲＡＭ制御部２１及び２２の出力制御信号に基づい
て行アドレスストローブ信号（ＲＡＳ）と列アドレスス
トローブ信号（ＣＡＳ）とをそれぞれ発生し、そのうち
のＲＡＳはＤＲＡＭ３１に直接供給し、ＤＲＡＭ３２に
はインバータ２７を介して供給する。
【００１０】そして、このＤＭＡＣ２０では、ＤＲＡＭ
制御部２１及び２２が転送アドレスをチェックし、ロウ
アドレスが一致している間、すなわち、連続転送が可能
な限り、転送方向制御器２３の出力信号に基づき切替器
２６より転送元のＤＲＡＭ３１にタイミング信号生成器
２４よりのＣＡＳを出力して記憶データを読み出し制御
し、転送先のＤＲＡＭ３２へは遅延器２５により所定時
間遅延したＣＡＳを切替入力してＤＲＡＭ３２に書き込
むことを繰り返すことにより、データ読み出しとデータ
書き込みとを１サイクルで行う。これにより、このＤＭ
ＡＣ２０によれば、高速、かつ、効率的なデータ転送を
実現できる。
【００１１】しかし、この本発明者の提案になるＤＭＡ
コントローラは、データ転送の高速化と効率化は実現し
ているが、連続転送条件を満たす限りＤＭＡＣ２０がバ
ス５０を取得し続けるので、ＣＰＵ３０の動作が停止し
てしまうという問題がある。
【００１２】本発明は以上の点に鑑みなされたもので、
連続アクセスと読み出し、書き込み同時実行との両方を
同時に実行することにより、よりデータ転送速度の高速
化を実現しつつ、バスの連続取得によるＣＰＵ動作の停
止を防止したＤＭＡコントローラを提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明は上記の目的を達
成するため、転送元の連続アクセス可能な第１のメモリ
に対するアドレス信号を第１のアドレス生成器により生
成して出力する第１のメモリ制御部と、転送先の連続ア
クセス可能な第２のメモリに対するアドレス信号を第２
のアドレス生成器により生成して出力する第２のメモリ
制御部と、第１及び第２のメモリ制御部の出力制御信号
に基づいて第１及び第２のアドレスストローブ信号をそ
れぞれ生成し、第１のアドレスストローブ信号は第１及
び第２のメモリにそれぞれ出力し、第２のアドレススト
ローブ信号は第１のメモリに出力するタイミング信号生
成器と、第２のアドレスストローブ信号を第１のメモリ
のアクセス時間と第２のメモリのデータセットアップ時
間とを加算した時間遅延して第２のメモリに供給する遅
延器と、第１及び第２のメモリをそれぞれ独立して連続
アクセスするように、第１及び第２のアドレスストロー
ブ信号の生成動作を制御するための制御信号をタイミン
グ信号生成器へ別々に出力する、第１及び第２のメモリ
制御部内にそれぞれ設けられた第１及び第２の制御手段
と、タイミング信号生成器の出力信号から転送データ数
をカウントし、カウント値が設定値に達したときに転送
中断情報を前記タイミング信号生成器へ出力する転送デ
ータカウンタとを有する構成としたものである。
【００１４】また、本発明は二つのメモリのうち転送元
となる第１のメモリを読み出し制御し、転送先となる第
２のメモリを書込み制御する転送方向制御手段と、転送
方向制御手段の出力信号に基づき前記タイミング信号生
成器の出力第２のアドレスストローブ信号を第１のメモ
リに供給し、かつ、遅延器の出力アドレスストローブ信
号を第２のメモリに供給するように切替えを行う切替器
とを更に有することが、二つのメモリの間のデータ転送
方向を上位装置の指示に応じて切替設定することができ
る点で、好ましい。
【００１５】また、本発明では第１及び第２のメモリの
一方又は両方は、ページモードで動作可能な、あるいは
スタティック・コラム・モードで動作可能なダイナミッ
ク・ランダム・アクセス・メモリであり、第１及び第２
の制御手段は、それぞれデータ転送開始時のタイミング
信号生成器の出力第１のアドレスストローブ信号のアク
ティブ状態への遷移時に第１及び第２のアドレス生成器
の出力アドレス信号のうちのロウ・アドレスを保持する
ラッチと、ラッチの出力と該第１及び第２のアドレス生
成器の出力アドレス信号のうちのロウ・アドレスとが一
致するか比較し、その比較結果を前記制御信号としてタ
イミング信号生成器へ出力する比較器とよりなり、比較
器が一致を示す制御信号を出力している間、タイミング
信号生成器を第１のアドレスストローブ信号はアクティ
ブに固定したまま、第２のアドレスストローブ信号をア
クティブと非アクティブの状態を交互に繰り返すように
制御することが、連続アクセスができる点で好ましい。
【００１６】
【作用】本発明では、第１のメモリがタイミング信号生
成器よりの第２のアドレスストローブ信号に同期して出
力したデータを、遅延器により遅延された第２のアドレ
スストローブ信号に同期して第２のメモリに書込むこと
を繰り返すことにより、第１及び第２のメモリを連続ア
クセスすると同時に、第１のメモリからのデータ読み出
しと、第２のメモリへのデータ書込みとを１サイクルで
行うことができる。
【００１７】また、本発明では、転送データカウンタに
より転送データ数をカウントし、このカウント値が設定
値に達したときは転送中断情報に基づきタイミング信号
生成器よりの第１のアドレスストローブ信号を強制的に
非アクティブとしているため、ＤＭＡ転送の連続転送デ
ータ数が上記設定値に制限される。
【００１８】
【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例のブロック図を示す。同図におい
て、ＤＭＡＣ４０は第１のＤＲＡＭ制御部２１、第２の
ＤＲＡＭ制御部２２、転送方向制御器２３、タイミング
信号生成器２４、遅延器２５、切替器２６、インバータ
２７及び転送データカウンタ２８より構成されており、
中央処理装置（ＣＰＵ）３０により初期設定され、ま
た、ＤＲＡＭ３１及び３２のうちの一方をデータ転送
元、他方をデータ転送先としてデータ転送制御する。Ｄ
ＲＡＭ３１及び３２の各データ端子は、バス５０を介し
てＣＰＵ３０に接続されている。
【００１９】ＤＭＡＣ４０内のＤＲＡＭ制御部２１は、
アドレス生成器２１１、合成器（ＭＵＸ）２１２、ラッ
チ２１３、比較器２１４とより構成されており、ＤＲＡ
Ｍ制御部２２はアドレス生成器２２１、合成器（ＭＵ
Ｘ）２２２、ラッチ２２３、比較器２２４とより構成さ
れている。ＤＲＡＭ制御部２１はＤＲＡＭ３１のアドレ
ス端子に接続され、ＤＲＡＭ制御部２２はＤＲＡＭ３２
のアドレス端子に接続される。
【００２０】アドレス生成器２１１及び２２１は転送元
及び転送先のＤＲＡＭの転送データのアドレスを出力す
る。転送データの先頭アドレス並びに終了アドレス又は
転送データ数はＣＰＵ３０により初期設定される。ま
た、アドレス生成器２１１及び２２１からのＤＭＡ実行
中の転送アドレスの更新は、タイミング信号生成器２４
よりのＣＡＳ（列アドレス・ストローブ）信号により行
われる。更に、アドレス生成器２１１及び２２１は、転
送アドレスをロウ・アドレス（行アドレス）と、コラム
・アドレス（列アドレス）とで別々に出力すると共に、
転送終了かどうかの情報をタイミング信号生成器２４に
対して出力する。
【００２１】ＭＵＸ２１２及び２２２はアドレス生成器
２１１、２２１が出力するロウ・アドレスとコラム・ア
ドレスとを合成する。ラッチ２１３及び２２３はアドレ
ス生成器２１１及び２２１が出力するロウ・アドレスを
タイミング信号生成器２４の出力ＲＡＳ（行アドレス・
ストローブ）信号の立ち下がりでラッチする。比較器２
１４及び２２４はアドレス生成器２１１、２２１が出力
するロウ・アドレスとラッチ２１３、２２３が出力する
ロウ・アドレスとを比較し、その比較結果をタイミング
信号生成器２４に対して一致しているかどうかの情報と
して出力する。
【００２２】転送方向制御器２３はＤＲＡＭ３１及び３
２間でのデータ転送方向を制御する回路で、ＣＰＵ３０
により設定される。タイミング信号生成器２４は、ＤＲ
ＡＭ制御部２１、２２内の比較器２１４、２２４の出力
とアドレス生成器２１１、２２１の出力とに基づいて、
ＭＵＸ２１２、２２２に対してＤＲＡＭ３１、３２のロ
ウ・アドレスとコラム・アドレスとの切替タイミング信
号を供給し、また、ＤＲＡＭ３１、３２とラッチ２１
３、２２３とに対して、ＲＡＳ信号を供給し、更に、Ｄ
ＲＡＭ３１、３２やアドレス生成器２１１、２２１など
に対してＣＡＳ信号を供給する。
【００２３】遅延器２５はタイミング信号生成器２４の
出力ＣＡＳ信号を、ＤＲＡＭ３１及び３２のうち転送元
ＤＲＡＭのアクセス時間と転送先ＤＲＡＭのデータセッ
トアップ時間とを加算した時間遅延する。切替器２６は
タイミング信号生成器２４の出力ＣＡＳ信号と遅延器２
５の出力ＣＡＳ信号の一方を、転送方向制御器２３より
の制御信号に基づいて選択する。更に、インバータ２７
は転送方向制御器２３の出力制御信号を反転してＤＲＡ
Ｍ３２のライト端子に入力する。
【００２４】転送データカウンタ２８は、タイミング信
号生成器２４の出力ＲＡＳ信号がアクティブ状態（Ｌレ
ベル状態）のとき、すなわち、ページモードによる連続
データ転送実行中のときに、タイミング信号生成器２４
の出力ＣＡＳ信号の立上り数、すなわち転送データ数を
カウントし、得られたカウント値が予め定められた設定
値に達したときは連続データ転送中断の情報をタイミン
グ信号生成器２４に対して出力する。なお、転送データ
カウンタ２８の設定値は、外部から任意の値に設定する
ことができるようにされている。
【００２５】上記の構成の本実施例において、ＤＲＡＭ
３１及び３２は本実施例ではそれぞれページモードをサ
ポートするメモリ回路であるものとする。このページモ
ード自体は一般的に知られており、図３にこのページモ
ードのリードサイクルのタイミングチャートを示し、図
４にページモードのライトサイクルのタイミングチャー
トを示す。なお、図３、図４及び後述の図５及び図６で
は、上記のＲＡＳ信号はＲＡＳバー、ＣＡＳ信号はＣＡ
Ｓバー、ライトイネーブル信号はＷバー、チップセレク
ト信号はＣＳバーでそれぞれ示している。信号のアクテ
ィブがＬレベルであるからである。
【００２６】ページモードのリードサイクル時には、図
３に示すようにＲＡＳ信号をアクティブ状態（Ｌレベル
状態）を保ったまま、一度ＣＡＳ信号を非アクティブ
（Ｈレベル）にしてロウ・アドレス（行アドレス）を入
力後、ライトイネーブル信号Ｗは非アクティブ状態とし
て、ＣＡＳ信号をアクティブ（Ｌレベル）と非アクティ
ブを交互に繰り返すことにより同じ行のコラム・アドレ
ス（列アドレス）を次々に入力し、出力に対応する記憶
データを読み出す。なお、図３において、ＯＥバーは、
出力イネーブル信号を示す。
【００２７】一方、ページモードのライトサイクル（ア
ーリーライト）時には、図４に示すようにＲＡＳ信号を
アクティブ状態を保ったまま、一度ＣＡＳ信号を非アク
ティブにしてロウ・アドレスを入力後、再びＣＡＳ信号
をアクティブにする前にライトイネーブル信号Ｗをアク
ティブ（Ｌレベル）とし、また、ＣＡＳ信号をアクティ
ブと非アクティブを交互に繰り返すことにより同じ行の
コラム・アドレスを次々に入力し、入力データＤＱ１〜
ＤＱ４を次々と書き込む。このとき、出力イネーブル信
号ＯＥはアクティブ、非アクティブのどちらでもよい。
【００２８】次に、本実施例の動作について図２を併せ
参照して説明する。まず、データ転送開始前にＣＰＵ３
０により転送方向制御器２３に対してＤＲＡＭ３１及び
３２間でのデータ転送方向が設定され、また、アドレス
生成器２１１及び２２１に対して、転送開始アドレス並
びに転送終了アドレス又は転送データ数が設定される。
ＤＲＡＭ３１からＤＲＡＭ３２の方向へデータ転送する
ときは、ＣＰＵ３０は転送方向制御器２３の出力信号を
Ｈレベルとするように制御する。
【００２９】転送方向制御器２３の出力信号はＤＲＡＭ
３１の書き込み制御端子に供給されるから、転送方向制
御器２３の出力信号がＨレベルのときはＤＲＡＭ３１が
読み出し制御されるので転送元ＤＲＡＭとなり、またこ
のときは転送方向制御器２３の出力信号はインバータ２
７によりＬレベルに反転されてＤＲＡＭ３２の書き込み
制御端子に供給されるから、ＤＲＡＭ３２が書き込み制
御されるためにＤＲＡＭ３２が転送先ＤＲＡＭとなる。
転送方向制御器２３の出力信号がＬレベルのときは上記
と逆の転送方向となる。
【００３０】次に、ＣＰＵ３０はタイミング信号生成器
２４に対してデータ転送開始を指示する。タイミング信
号生成器２４はＣＰＵ３０からのデータ転送開始指示に
従い、まずロウ・アドレスが出力されるようにＭＵＸ２
１２及び２２２を切り替える。続いて、タイミング信号
生成器２４は出力ＲＡＳ信号を図２（Ａ）に示すように
時刻ｔ１で立ち下げ、これによりラッチ２１３及び２２
３により上記のロウ・アドレスをラッチさせた後、ＭＵ
Ｘ２１２及び２２２をコラム・アドレスが出力される側
に切り替える。
【００３１】次に、タイミング信号生成器２４は出力Ｃ
ＡＳ信号を時刻ｔ２で立ち下げる。このＣＡＳ信号はＤ
ＲＡＭ３１及び３２のうち転送元のＤＲＡＭには切替器
２６を介してそのまま入力されるので、このＣＡＳ信号
の立ち下がりにより転送元ＤＲＡＭからデータ出力が行
われる。図２（Ｂ）はこのＣＡＳ信号を示し、時刻ｔ２
の立ち下がり時点からアクセスタイム経過した時刻ｔ３
から図２（Ｅ）に示す如く有効データが出力される。
【００３２】一方、ＤＲＡＭ３１及び３２のうち転送先
のＤＲＡＭには、遅延器２５により所定時間遅延された
ＣＡＳ信号が切替器２６を介して入力されるので、この
遅延ＣＡＳ信号の立ち下がりにより転送先ＤＲＡＭに転
送元のＤＲＡＭから出力されているデータが書き込まれ
る。この遅延ＣＡＳ信号は図２（Ｃ）に示され、上記の
遅延器２５による遅延により、転送先ＤＲＡＭは時刻ｔ
３直後の有効データを書き込む。図２（Ｆ）はこの転送
先ＤＲＡＭに入力されるデータを示す。
【００３３】図２（Ｃ）に示した転送先ＤＲＡＭへの遅
延ＣＡＳ信号が立ち下がり、転送先のＤＲＡＭにデータ
が書き込まれるのに十分な時間が経過してからタイミン
グ信号生成器２４は図２（Ｂ）に示すように出力ＣＡＳ
信号を立ち上げる。この時点でアドレス生成器２１１及
び２２１がＣＰＵ３０に設定された転送終了アドレス又
は転送データ数に達していたときには、タイミング信号
生成器２４はＲＡＳ信号を立ち上げＤＲＡＭ３１及び３
２間の連続アクセスを終了する。
【００３４】また、上記のＣＡＳ信号の立上り数（転送
データ数）をカウントする転送データカウンタ２８が予
め定められた転送データ数に達した時も、その時点で転
送データカウンタ２８からタイミング信号生成器２４へ
出力される転送中断情報に基づいて、タイミング信号生
成器２４はＲＡＳ信号を立ち上げ、ＤＲＡＭ３１及び３
２間の連続アクセスを終了する。
【００３５】しかし、ＣＡＳ信号の立ち上げ時点でアド
レス生成器２１１及び２２１がＣＰＵ３０に設定された
転送終了アドレス又は転送データ数に達していないとき
で、かつ、転送データカウンタ２８も予め定められた転
送データ数に達していないときには、このＣＡＳ信号の
立ち上がりでアドレス生成器２１１及び２２１は、ＤＲ
ＡＭ３１及び３２のアドレス端子に供給するアドレスを
更新する。
【００３６】このアドレス更新後比較器２１４、２２４
のそれぞれがロウ・アドレスの一致検出信号を出力した
ときには、タイミング信号生成器２４は出力ＣＡＳ信号
を立ち下げ、次のデータ転送を上記と同様にして実行す
る。図２（Ｄ）はＤＲＡＭ３１及び３２にそれぞれＭＵ
Ｘ２１２及び２２２を介して入力されるアドレスを示
す。
【００３７】このようにして、ＲＡＳ信号をＬレベルに
保持したままＣＡＳ信号をＬレベルとＨレベルを繰り返
すことにより前記ページモードアクセスするという動作
を、アドレス生成器２１１及び２２１のアドレス更新
後、比較器２１４又は比較器２２４の出力が不一致を示
す、あるいは、アドレス生成器２１１又はアドレス生成
器２２１が転送終了アドレス又は転送データ数に達する
まで繰り返す。
【００３８】比較器２１４又は比較器２２４のどちらか
の出力が不一致を示したとき、あるいは、転送データカ
ウンタ２８がそのカウント転送データ数が予め定められ
た値に達したことを示したとき、タイミング信号生成器
２４はＲＡＳ信号を立ち上げ、ＤＲＡＭ３１及び３２へ
の連続アクセスを中断し、ＣＰＵ３０から転送開始指示
を受けたときと同様にＭＵＸ２１２及び２２２の出力を
ロウ・アドレスに切り替えるところから上記の動作を繰
り返す。
【００３９】このように、本実施例によれば、ＤＲＡＭ
３１及び３２のページモードによる連続アクセスと、転
送元ＤＲＡＭからの読み出しと転送先ＤＲＡＭへの書込
みとを同時に１サイクルで行うようにしたため、連続ア
クセスによる転送時間短縮・高速化と、二つのＤＲＡＭ
の読み出しと書込みを１サイクルで行うことによる転送
時間短縮・高速化との相乗効果により、従来に比し大幅
に高速なデータ転送を実現することができる。
【００４０】更に、本実施例では、転送データカウンタ
２８を設けてタイミング信号生成器２４の動作を制御す
ることにより、一度の連続データ転送による転送データ
数に制限を設けているため、ＤＭＡＣ４０がバス５０を
長時間占有してＣＰＵ３０の動作を遅らせてしまうとい
う現象を防止することができる。
【００４１】なお、本発明は上記の実施例に限定される
ものではなく、例えばＤＲＡＭ３１及び３２の一方又は
両方はスタティックコラムモードをサポートするメモリ
回路でも良い。このスタティックコラムモードのリード
サイクル時は、図５に示すように、ＲＡＳ信号をアクテ
ィブ状態にした後、ＣＡＳ信号に相当するチップセレク
ト（ＣＳ）信号をアクティブと非アクティブの状態を交
互に繰り返すことにより、同じ行の異なるコラム・アド
レスを順次に指定して連続してアクセスし、かつ、ライ
トイネーブル信号Ｗを非アクティブとして出力端子Ｑよ
り記憶データを順次に読み出す。
【００４２】また、スタティックコラムモードのライト
サイクル時は、図６に示すように、ＲＡＳ信号をアクテ
ィブ状態にした後、ＣＳ信号をアクティブする前にライ
トイネーブル信号Ｗをアクティブとし、その後ＣＳ信号
をアクティブと非アクティブの状態を交互に繰り返すこ
とにより、同じ行の異なるコラム・アドレスを順次に指
定して連続してアクセスし、入力データを順次に書き込
むものである。このときはＤＲＡＭの出力端子Ｑは高イ
ンピーダンス状態に保持される。
【００４３】また、ＤＲＡＭ３１及び３２のうちの一方
は、ページモードあるいはスタティックコラムモード可
能なＤＲＡＭとインタフェースするために構成したレジ
スタなど（本発明ではこれらも含めてメモリと称するも
のとする）も使用可能である。更に、転送方向が一義的
に決められている二つのメモリ間のＤＭＡ転送に用いる
場合には、転送方向制御器２３及び切替器２６は設けな
くともよい。
【００４４】
【発明の効果】以上説明したように、本発明によれば、
第１及び第２のメモリをページモードあるいはスタティ
ック・コラム・モードを用いて連続アクセスすると同時
に、第１のメモリからのデータ読み出しと、第２のメモ
リへのデータ書込みとを１サイクルで行うことができる
ため、両者のデータ転送時間短縮・高速化による相乗効
果で、二つのメモリ間のＤＭＡ転送を従来に比べて大幅
に転送時間短縮・高速化することができる。
【００４５】また、本発明によれば、転送データカウン
タによりＤＭＡ転送の連続転送データ数が転送データカ
ウンタの設定値に制限されるようにしたため、連続アク
セスでバスを長時間占有してしまい、ＣＰＵの処理を停
止させてしまうという問題を解決することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】ページモードリードサイクルの動作説明用タイ
ミングチャートである。
【図４】ページモードライトサイクルの動作説明用タイ
ミングチャートである。
【図５】スタティックコラムモードリードサイクルの動
作説明用タイミングチャートである。
【図６】スタティックコラムモードライトサイクルの動
作説明用タイミングチャートである。
【図７】従来の一例の構成図である。
【図８】従来の他の例の構成図である。
【図９】本発明者が先に提案したＤＲＡＭコントローラ
の一例の構成図である。
【符号の説明】
２１、２２ ＤＲＡＭ制御部 ２３ 転送方向制御器 ２４ タイミング信号生成器 ２５ 遅延器 ２６ 切替器 ２７ インバータ ２８ 転送データカウンタ ３０ 中央処理装置（ＣＰＵ） ３１、３２ ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ） ４０ ＤＭＡコントローラ（ＤＭＡＣ） ５０ バス ２１１、２２１ アドレス生成器 ２１２、２２２ 合成器（ＭＵＸ） ２１３、２２３ ラッチ ２１４、２２４ 比較器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 転送元の連続アクセス可能な第１のメモ
    リに対するアドレス信号を第１のアドレス生成器により
    生成して出力する第１のメモリ制御部と、 転送先の連続アクセス可能な第２のメモリに対するアド
    レス信号を第２のアドレス生成器により生成して出力す
    る第２のメモリ制御部と、 前記第１及び第２のメモリ制御部の出力制御信号に基づ
    いて第１及び第２のアドレスストローブ信号をそれぞれ
    生成し、該第１のアドレスストローブ信号は前記第１及
    び第２のメモリにそれぞれ出力し、該第２のアドレスス
    トローブ信号は前記第１のメモリに出力するタイミング
    信号生成器と、 該第２のアドレスストローブ信号を前記第１のメモリの
    アクセス時間と前記第２のメモリのデータセットアップ
    時間とを加算した時間遅延して前記第２のメモリに供給
    する遅延器と、 前記第１及び第２のメモリをそれぞれ独立して連続アク
    セスするように、前記第１及び第２のアドレスストロー
    ブ信号の生成動作を制御するための制御信号を前記タイ
    ミング信号生成器へ別々に出力する、前記第１及び第２
    のメモリ制御部内にそれぞれ設けられた第１及び第２の
    制御手段と、 前記タイミング信号生成器の出力信号から転送データ数
    をカウントし、カウント値が設定値に達したときに転送
    中断情報を前記タイミング信号生成器へ出力する転送デ
    ータカウンタとを有し、前記第１のメモリが前記タイミ
    ング信号生成器よりの前記第２のアドレスストローブ信
    号に同期して出力したデータを、前記遅延器により遅延
    された前記第２のアドレスストローブ信号に同期して前
    記第２のメモリに書込むことを繰り返し、少なくともこ
    の繰り返し数が前記設定値に達したときは前記転送中断
    情報に基づき前記タイミング信号生成器よりの前記第１
    のアドレスストローブ信号を強制的に非アクティブとす
    ることを特徴とするＤＭＡコントローラ。
  2. 【請求項２】 二つのメモリのうち転送元となる第１の
    メモリを読み出し制御し、転送先となる第２のメモリを
    書込み制御する転送方向制御手段と、該転送方向制御手
    段の出力信号に基づき前記タイミング信号生成器の出力
    第２のアドレスストローブ信号を前記第１のメモリに供
    給し、かつ、前記遅延器の出力アドレスストローブ信号
    を前記第２のメモリに供給するように切替えを行う切替
    器とを更に有することを特徴とする請求項１記載のＤＭ
    Ａコントローラ。
  3. 【請求項３】 前記第１及び第２の制御手段は、それぞ
    れデータ転送開始時の前記タイミング信号生成器の出力
    第１のアドレスストローブ信号のアクティブ状態への遷
    移時に前記第１及び第２のアドレス生成器の出力アドレ
    ス信号のうちのロウ・アドレスを保持するラッチと、該
    ラッチの出力と該第１及び第２のアドレス生成器の出力
    アドレス信号のうちのロウ・アドレスとが一致するか比
    較し、その比較結果を前記制御信号として前記タイミン
    グ信号生成器へ出力する比較器とよりなり、 該比較器が一致を示す制御信号を出力している間、前記
    タイミング信号生成器を前記第１のアドレスストローブ
    信号はアクティブに固定したまま、前記第２のアドレス
    ストローブ信号をアクティブと非アクティブの状態を交
    互に繰り返すように制御することを特徴とする請求項１
    又は２記載のＤＭＡコントローラ。
  4. 【請求項４】 前記転送データカウンタは、前記タイミ
    ング信号生成器より出力された前記第１のアドレススト
    ローブ信号がアクティブ状態のときに、該タイミング信
    号生成器より出力された前記第２のアドレスストローブ
    信号のアクティブから非アクティブへの遷移回数をカウ
    ントし、そのカウント値を前記設定値と比較することを
    特徴とする請求項１記載のＤＭＡコントローラ。
  5. 【請求項５】 前記第１及び第２のメモリは、それぞれ
    ページモードで動作可能なダイナミック・ランダム・ア
    クセス・メモリであり、前記第１のアドレスストローブ
    信号は行アドレス・ストローブ信号であり、前記第２の
    アドレスストローブ信号は列アドレス・ストローブ信号
    であることを特徴とする請求項１乃至４のうちいずれか
    一項記載のＤＭＡコントローラ。
  6. 【請求項６】前記第１及び第２のメモリの一方又は両方
    は、スタティック・コラム・モードで動作可能なダイナ
    ミック・ランダム・アクセス・メモリであり、前記第１
    のアドレスストローブ信号は行アドレス・ストローブ信
    号であり、前記第２のアドレスストローブ信号はチップ
    セレクト信号であることを特徴とする請求項１乃至４の
    うちいずれか一項記載のＤＭＡコントローラ。
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