JPH10207760A - 可変待ち時間メモリ回路 - Google Patents

可変待ち時間メモリ回路

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JPH10207760A
JPH10207760A JP10031935A JP3193598A JPH10207760A JP H10207760 A JPH10207760 A JP H10207760A JP 10031935 A JP10031935 A JP 10031935A JP 3193598 A JP3193598 A JP 3193598A JP H10207760 A JPH10207760 A JP H10207760A
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latency
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memory
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Abstract

(57)【要約】 【課題】 少数個の単純な回路で可変待ち時間を実行す
ることができるメモリ回路を提供する。 【解決手段】 メモリ集積回路は、メモリ・セル・アレ
イと、前記メモリ・セル・アレイにデータを転送するま
たはそれからデータを転送するためのデータ線路２１１
と、前記メモリ・セル・アレイと前記データ線路との間
に結合されたデータ記憶回路と、前記データ記憶回路に
結合されおよび前記データ記憶回路の中のデータを放出
するために制御入力とクロック信号とに応答するプログ
ラム可能回路２０４、２０６、２０８と、を有する。ま
た別の実施例では、前記データ記憶回路がラッチを有
し、および前記プログラム可能回路が前記データ記憶回
路の中のデータを放出する前に前記クロック信号の予め
定められた数のサイクルをカウントする回路を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は全体的にいえば、メ
モリ回路に関する。さらに詳細にいえば、本発明は同期
ダイナミック・ランダム・アクセス・メモリ回路に関す
る。
【０００２】
【発明が解決しようとする課題】ダイナミック・ランダ
ム・アクセス・メモリ回路（ＤＲＡＭ）は、データを一
時的に記憶することを必要とするコンピュータおよび他
の電子機械に用いられる。これらの回路は、他の形式の
メモリ回路に比べていくつかの利点を有する。すなわ
ち、これらの回路により、半導体の与えられた面積領域
に対し非常に大きな集積密度を有するメモリ・セルが得
られ、および記憶されたデータのビット当りのコストが
比較的安くそして比較的に高速で動作するメモリ・セル
が得られる。クロック速度が１００ＭＨｚ以上であるこ
とが多い近代のマイクロプロセッサを使用しているシス
テム設計者の要求に適合するために、ＤＲＡＭはその寸
法においてもまた動作速度においても要求が増大してき
ている。実際、新しい世代のＤＲＡＭの場合、集積回路
の中のメモリ・セルの数は４倍に増大している。より多
くのデータおよびさらに高速のデータを要求するシステ
ムに適応するために、データ、アドレスおよび制御信号
の転送がクロック信号と同期しているＤＲＡＭに対し
て、そしてもしこのシステムがコンピュータであるなら
ば典型的にはマイクロプロセッサに接続されたＤＲＡＭ
に対して、産業界は向っている。
【０００３】データの転送を高速に行うためにおよびデ
ータの入力と出力とを同期させるために、メモリの機能
を外部クロックに結合させることが好ましいが、ＤＲＡ
Ｍの中にデータを記憶するまたはデータを取り出すため
に呼び出さなければならない回路の寸法によって、アレ
イの呼出しの複雑性や経路の寄生性が生ずるために、メ
モリ回路が高周波クロックのすべてのサイクルに応答す
ることは困難である。この問題点を解決する１つの方法
は、与えられた数のサイクルだけメモリの動作が遅延す
ることを許容することであるが、しかし最終的にはシス
テムの設計者が要求しているように、メモリにクロック
・サイクルでデータの記憶および取出しを行うことであ
る。同期ＤＲＡＭのこの遅延は「待ち時間（ｌａｔｅｎ
ｃｙ）」と呼ばれる。例えばコンピュータ・システムが
それに基づいて動作するマイクロプロセッサの動作周波
数に応じて、メモリ回路の待ち時間がシステムの設計者
により選択可能であることは、典型的には１クロック・
サイクル、２クロック・サイクル、３クロック・サイク
ルまたは４クロック・サイクルの増分で選択可能では、
通常に行われている設計の実際である。
【０００４】メモリ回路の中で待ち時間を実施する従来
の方法は、入力／出力データ路の中にＤ型フリップ・フ
ロップのようなメモリ・レジスタを挿入することであ
る。例えば、もしシステムの待ち時間の要求が読み出さ
れたデータの受け取りに対して３個のシステム・クロッ
ク・サイクルであるならば、メモリ回路の出力データ路
のおのおのの中に２個のレジスタが配置される（１サイ
クルの期間中にデータが１つのセンス増幅器を占有する
ために、待ち時間は３である）。システムの待ち時間が
２である場合、データ路当りに１個のレジスタだけが必
要である。書込み機能における待ち時間は、入力データ
路の中の複数個の分離したレジスタにより達成される。
メモリ回路の待ち時間を増大させるためにデータ路の中
に多数個のレジスタを単に有する回路を備えることによ
り、またはもし小さな待ち時間が達成可能であるならば
１組のレジスタをバイパスすることにより、メモリ回路
の設計者には待ち時間を選択することが可能である。
【０００５】概念的には単純であるが、従来の待ち時間
方式を実施するための回路は厄介であり、そしてダイの
上で必要以上に大きな面積領域を占有する。例えば、そ
れぞれのレジスタを実施するには約１０個のトランジス
タが必要である。３２個のデータ線路と、４サイクルの
読出し待ち時間と、１サイクルの書込み待ち時間とを有
するメモリ回路を従来の方式を用いて実施するには、約
１２８個のレジスタまたは１２８０個のトランジスタを
必要とするであろう。それぞれのダイの上のデータ路の
おのおのを出荷前に徹底的に検査しなければならない、
という複雑さが付加される。待ち時間回路の中に多数個
のトランジスタが含まれることは、製品の歩留まりに悪
い影響を確実に与え、そしてこれらのＤＲＡＭの検査時
間を確実に増大させる。メモリ回路の設計に新規な方式
が必要であるという動機は、これらの問題点があるため
である。
【０００６】
【課題を解決するための手段】本発明の１つの好ましい
実施例に従い、メモリ集積回路が開示される。この集積
回路は、メモリ・セル・アレイと、このメモリ・セル・
アレイにデータを転送するおよびこのメモリ・セル・ア
レイからデータを転送するためのデータ線路と、メモリ
・セル・アレイとデータ線路との間に結合されたデータ
記憶回路と、このデータ記憶回路の中のデータを放出す
るために制御入力およびクロック信号に応答するデータ
記憶回路に結合されたプログラム可能回路と、を有す
る。また別の実施例では、データ記憶回路はラッチを有
し、およびプログラム可能回路はデータ記憶回路の中に
記憶されたデータを放出する前にクロック信号の予め定
められた数のサイクルをカウントする回路を有する。こ
の集積回路はまた、複数個のデータ・ビットを有するバ
ーストでもって、前記アレイにデータを転送するまたは
前記アレイからデータを転送する、回路を有することが
できる。
【０００７】さらに本発明の実施例に従い、メモリ・セ
ル・アレイからのデータの入力および出力をクロック信
号と整合させる方法が開示される。この方法は、メモリ
・セル・アレイに接続されたデータ記憶回路の中のメモ
リ・セル・アレイに転送されるべきデータまたは前記メ
モリ・セル・アレイから転送されるべきデータを記憶す
る段階と、クロック信号の予め定められた数のサイクル
をカウントする段階と、予め定められた数のクロック・
サイクルが経過した後データ記憶回路に信号を供給する
段階と、記憶されたデータを放出する段階と、を有す
る。
【０００８】前記回路および前記方法の１つの利点は、
メモリ・セル・アレイにデータを転送するまたはメモリ
・セル・アレイからデータを転送する際の待ち時間が、
従来の方式で用いられているよりも少数個の回路および
単純な回路で得ることができることである。それに加え
て、読出しデータ路と書込みデータ路との両方に共通で
ある待ち時間実施回路が用いられるので、欠陥を検出す
るために少数個のデータ路を検査すればよく、待ち時間
回路に対する検査を経済的に行うことができる。
【０００９】
【発明の実施の形態】添付図面を参照しての下記の詳細
な説明により、本発明の特徴をさらに完全に理解するこ
とができるであろう。
【００１０】図１は、従来の方法に従うスタッキング・
レジスタを用いて待ち時間を実施するための回路の概要
図である。データは、グローバルＩ／Ｏ線路１０２を通
して、メモリ・セル・アレイ１００に入力される、また
は取り出される。この実施例では、グローバルＩ／Ｏ線
路１０２は１２８個存在する。グローバルＩ／Ｏ線路１
０２のこの数は、ＤＲＡＭの６４メガビットおよび２５
６メガビットの作成に特に見られるように、４個のバン
クのメモリ・セルおよび３２ビット幅の入力／出力イン
タフェース１０４と矛盾しない。待ち時間制御は、もち
ろん、メモリ回路のアレイ・アーキテクチャおよび入力
／出力線路の数とは独立に行うことができる。本発明で
開示される特性は、記憶することが可能なビットの数お
よびＩ／Ｏインタフェースの幅が、さらに小さいおよび
さらに大きいＤＲＡＭに対して同じように応用すること
ができる。
【００１１】図１には、入力／出力インタフェース１０
４のＤＱデータ・パッドに接続される線路１０６のおの
おのに対し、４個のグローバルＩ／Ｏ線路１０２が存在
する。このことにより、所有権者が共通である出願中米
国特許第６０／０２１，５６５号、第６０／０２１，５
６７号および第６０／０２１，５２４号に開示されてい
るように、４の群の中の読出し命令の期間中、データが
先取りされることが許容される。これらの出願中米国特
許の内容は、本発明の中に取り込まれている。グローバ
ルＩ／Ｏ線路１０２のデータはブロック１０８の回路に
よりシーケンスにされ、そして読出し待ち時間レジスタ
１１０を通して送られる。図１の読出し待ち時間レジス
タ１１０は、１クロック・サイクルと４クロック・サイ
クルとの間の待ち時間が得られるように構成される。待
ち時間の量は、集積回路のいずれかのモード設定レジス
タの中にデータを入力することにより、システムの設計
者が選定することができる。この待ち時間の選定は、例
えば４個の線路１１４の１つに沿って、図１の読出し待
ち時間制御ブロック１１２に送られる。すると読出し待
ち時間制御ブロック１１２は読出し待ち時間レジスタ１
１０の中の多数個の組のレジスタを作動して、要求され
た待ち時間を生ずる。例えばもし１サイクルの待ち時間
が要求されるならば、線路１０６のデータはすべての組
のレジスタがバイパスされる。もし２サイクルの待ち時
間が要求されるならば、線路１０６のデータが１つの組
のレジスタを通過する、などである。データは読出し待
ち時間レジスタ１１０を出て、線路１１６を通り、そし
て読出し／書込み制御ブロック１１８に送られる。読出
し／書込み制御ブロック１１８は、回路の読出し分肢お
よび書込み分肢を通してデータを送る回路を有する。
【００１２】メモリ・セル・アレイの中に書き込まれる
べきデータは入力／出力インターフェース１０４のＤＱ
パッドに現れ、そして読出し／書込み制御ブロック１１
８によって線路１２０を通り、書込み待ち時間レジスタ
１２２に送られる。システムの設計者はゼロ・サイクル
の待ち時間または１サイクルの待ち時間のいずれかを選
定し、そしてその命令を前記で説明したモード設定レジ
スタに入力する。モード設定レジスタからの待ち時間の
情報は、例えば、線路１２６の書込み待ち時間制御ブロ
ック１２４に入る。もしゼロ・サイクルの書込み待ち時
間が要請されるならば、書込み待ち時間レジスタの組が
入ってくるデータによりバイパスされる。けれども、も
し１サイクルの書込み待ち時間が要請されるならば、書
込み待ち時間制御ブロック１２４が作動され、そして書
き込まれるべきデータが線路１２８を通ってレジスタを
通過し、そしてブロック１０８でシーケンスにされ、そ
してグローバルＩ／Ｏ線路１０２を通ってメモリ・セル
・アレイ１００に送られる。
【００１３】図１に示された回路の１つの欠点は、読出
し待ち時間レジスタおよび書込み待ち時間レジスタを実
施するのに必要なレジスタの数である。レジスタ当り約
１０個のトランジスタでは、この方式を実施するのに必
要なトランジスタの総数は少なくとも１２８０（３×３
２×１０＋１×３２×１０）個である。ただし、制御回
路のトランジスタは含まれていない。回路の中に多数個
のトランジスタがあるとそれはダイの上で大きな面積領
域を占有し、そしてトランジスタの数が少ない場合より
も製品の歩留まりが低下する傾向がある。それに加え
て、この回路に含まれる多数個のデータ路を検査する際
の操作の数が増大し、そのために検査に時間がかかりそ
して経済的に不利である。回路の異なる分肢の中の読出
し待ち時間および書込み待ち時間は複雑さを増加させ
る。
【００１４】図２は本発明の１つの好ましい実施例の図
である。この実施例は、図１の方式よりも待ち時間をは
るかに簡単に実施することができる。例えば１組の待ち
時間レジスタ２００だけが用いられており、そして読出
し待ち時間と書込み待ち時間との両方がこの単一のレジ
スタにより処理することができる。前記実施例を説明す
るのに用いられた「待ち時間レジスタ」という用語はラ
ッチまたはフリップ・フロップを指すのに用いられてい
るが、その代わりにシフト・レジスタまたはシリアル・
レジスタのような他の形式のデータ記憶回路を用いるこ
とができることを断っておく。図１に示された実施例の
ように、読出しおよび書込み待ち時間の要求されたレベ
ルが、同期ＤＲＡＭに共通であるモード・レジスタ２０
２に対する入力により、メモリ回路のレベルで選定され
る。待ち時間の時間間隔およびこの時間間隔が読出しサ
イクルに対するものであるかまたは書込みサイクルに対
するものであるかを含めて、読出し待ち時間および書込
み待ち時間の情報が、モード・レジスタ２０２から線路
２０４を通して読出し／書込み待ち時間制御ブロック２
０６に転送される。多数組のレジスタを選定することに
より図１で達成される可変待ち時間は、読出し／書込み
待ち時間制御ブロック２０６の中のカウンタにより、図
２の回路で達成される。例えば読出し命令の期間中、ブ
ロック２０６の中の可変ダウン・カウンタは、モード・
レジスタ２０２の中に記憶された待ち時間サイクルの数
をカウント・ダウンする。待ち時間カウントが完了した
時、信号ＬＡＴ ＤＯＮＥがデータ・シーケンシングお
よび先取り制御回路ブロック２０７に送られ、例えば読
出し待ち時間が実行されそしてビットを転送することが
可能であることを指示する。それに加えて、ＭＣ ＣＬ
ＡＴ信号がブロック２０８に送られ、それにより読出し
信号およびシステム・クロックＰＢ ＣＬＫの立上り端
部と共に、待ち時間レジスタ２００のクロック作用が、
待ち時間レジスタ２００からデータ線路のＤＱ出力パッ
ド２１０にデータを転送することをイネーブルにする。
書込み待ち時間は同様な方式で処理されるが、データが
ＤＱ出力パッド２１０に最初に現れ、そしてその後、待
ち時間レジスタ２００の中にクロックされる。
【００１５】減分カウンタまたは「ダウン」カウンタ
は、通常、増分カウンタまたは「アップ」カウンタより
も少ない論理回路で実施することができるから、この実
施例ではダウン・カウンタが好ましい。けれども、いず
れの方式のカウンタも有効に用いることができることは
当業者にはすぐに分かるであろう。
【００１６】図３は図２の補足図であって、メモリ回路
に対するバースト制御回路の概要図である。メモリ回路
に対するデータは、バースト方式で書き込まれおよび読
み出される。すなわち、単一の開始アドレスがメモリ回
路に入れられ、そしてその後、メモリ回路がこの開始ア
ドレスに基づいて一連の位置を内部的に定める。最初の
呼出しの後のいくつかの呼出しが、入れられた開始アド
レスに応じて続いて起こる列アドレスと共に、先行する
ことができる。このシーケンスの後に、シリアル・バー
スト・パターンまたはインタリーブ・バースト・パター
ンのいずれかをプログラムすることができる。いずれの
モードにおいても、最初の出力サイクルが開始した後、
ギャップが介在することなくデータ・バーストがクロッ
ク周波数で起こる。バースト・シーケンスの長さを、例
えば１ビット、２ビット、４ビットまたは８ビットの呼
出しであるようにユーザ・プログラムすることができ
る。プログラムされたバースト長により決定されるよう
に読出しバーストが完了した後、次の読出し呼出しが開
始されるまで、データ出力は高インピーダンス状態にあ
る。
【００１７】図３において、バースト長および他の情報
が、線路３００を通してモード・レジスタ２０２からバ
ースト・カウンティングおよびタイミング制御回路ブロ
ック３０２に転送される。バースト制御ブロック３０２
はまた、要求されたバースト長に対応するクロック・サ
イクルの数がいつ経過したかを決定するための可変ダウ
ン・カウンタを有する。要求されたバーストが起こった
時、信号ＭＣ ＢＵＲＳＴ ＤＯＮＥがクロック・イネ
ーブリング・ブロック２０８に送られ、それによりレジ
スタ２１０を通してデータのクロック作用が終了する。
バースト・カウント値ＢＵＲＳＴ ＣＮＴがまたクロッ
ク・イネーブリング・ブロック２０８に送られ、そこで
下記で説明されるようにそれを用いてＩＣ ＳＣＬＫが
発生される。
【００１８】図４は、図２および図３のモード・レジス
タ２０２を表す図表４００である。前記で説明したよう
にメモリ回路のユーザは、モード・レジスタに適切な情
報を送ることにより、待ち時間およびバースト長のよう
な特性を選択することができる。モード・レジスタ４０
０は、読出し待ち時間、バーストの種類、バースト長お
よび書込み待ち時間を指示する個別のデータ・ビットを
有する。モード・レジスタ４００は、入力モード・ワー
ドがクロック信号の立上り端部のアドレス導線Ａ０〜Ａ
９の上で妥当であると共に、ＲＡＳ 、ＣＡＳ および
Ｗ を低レベルに保持することにより実行されるモード
・レジスタ設定（ＭＲＳ、ｍｏｄｅ ｒｅｇｉｓｔｅｒ
ｓｅｔ）命令でロードされる。ＭＲＳ命令は、すべて
のバンクが作動されなくそして遊休状態にある時に実行
される。
【００１９】アドレス導線Ａ７およびＡ８（これらの導
線は組込み自己検査動作のために指定される）に論理値
ゼロが入れられ、一方アドレス導線Ａ１０〜Ａ１１、Ｂ
Ａ０、ＢＡ１はモード・レジスタに対するエントリには
注目されない。図表４０２は、１ビット、２ビット、４
ビットまたは８ビットのバースト長を決定する際におけ
る、モード・レジスタ・ビットＡ０〜Ａ２に対する許容
された論理状態を示す。図表４０４は、ゼロのモード・
レジスタ・ビットＡ３がシリアル・バースト型を指示
し、一方、論理値１がインタリーブ・バースト型を指示
すことを示す。図表４０６は、それぞれ１、２、３およ
び４の読出し待ち時間を決定するモード・レジスタ・ビ
ットＡ４〜Ａ６を示す。図表４０８は、それぞれゼロお
よび１の書込み待ち時間を決定するモード・レジスタ・
ビットＡ９を示す。もし妥当なＭＲＳ命令が入る時にの
み、モード・レジスタが変更される。もしこれらのアド
レスが妥当でないならば、モード・レジスタの以前の内
容は変更されないままである。
【００２０】図５は、メモリ回路の機能の概要図であ
る。図５により、前記で説明した待ち時間とバースト制
御方式とに対する関係が得られる。メモリ回路は、デー
タを記憶するための４個のメモリ・セル・アレイ・バン
ク、すなわちＢ０、Ｂ１、Ｂ２およびＢ３を有する。デ
ータは、これらのバンクと、導線５０２とＤＱバッファ
５０４と３２個の個別の導線線路５０６とにより表され
る内部導線の３２個の導線ＤＱ０〜ＤＱ３１と、の間で
転送される。この構成体において、３２個のデータ信号
を導線５０６で同時に伝送することができる。前記で説
明したように本発明は、４個のメモリ・セル・アレイよ
りも多いまたは少ないメモリ・セル・アレイを有するメ
モリ回路構成体に、および３２個の線路よりも幅の広い
または幅の狭いデータ路を有するメモリ回路構成体に、
同じように応用することができる。例えば図２の待ち時
間レジスタ２００は、典型的には、メモリ・セル・アレ
イ・バンクとＤＱバッファ５０４との間に配置される。
【００２１】メモリ・セル・アレイ・バンクの中に記憶
されたデータは、２個のクロック信号と、複数個の制御
信号と、時間多重化された行および列のアドレス信号と
により、呼び出される。導線５０８のクロック信号ＣＬ
Ｋおよび導線５１０のクロック・イネーブル信号ＣＫＥ
はＡＮＤブロック５１２を通り、そして導線５１４を通
って制御ブロック５１６に進む。導線５１８の活性低レ
ベル・セレクト信号ＣＳ は制御ブロック５１６に接続
される。４個の導線５２０のＤＱＭ０〜ＤＱＭ３の出力
イネーブル信号はまた、制御ブロック５１６に接続され
る。信号ＲＡＳ 、ＣＡＳ およびＷ は、それぞれ、制
御ブロック５１６に接続された導線５２２、５２４およ
び５２６に現れる。１４個のアドレス信号Ａ０〜Ａ１
１、ＢＡ０およびＢＡ１はまた、制御ブロック５１６に
また接続された導線５２８に現れる。モード・レジスタ
５３０は制御ブロック５１６に接続される。制御ブロッ
ク５１６は、導線５３２を通して、バンクＢ０、Ｂ１、
Ｂ２およびＢ３の中のデータを呼び出す。
【００２２】このようにメモリ回路は、ワード当り３２
ビットのデータを有するワードを２，０９７，１５２個
備えたバンクを４個有するとして構成され、総容量が２
６８，４３５，４５６個のデータ・ビットを有する、同
期ダイナミック・ランダム・アクセス・メモリである。
この回路はまた、ジョイント・エレクトロン・デバイス
・エンジニアリング・カウンシル（ＪＥＤＥＣ、Ｊｏｉ
ｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅ
ｅｒｉｎｇ Ｃｏｕｎｃｉｌ）により設定された同期Ｄ
ＲＡＭに対する基準と互換性を有する。前記で説明され
たメモリ回路および種々の部分回路は、個別のＤＲＡＭ
集積回路に対して、または例えば単一の半導体ダイの上
に１個または複数個の回路やマイクロプロセッサと共に
埋め込まれたメモリ回路に対して、同じように応用する
ことができる。
【００２３】図６は、図５の制御ブロック５１６の中の
機能のマップ図である。ＭＤ ＤＥＣＯＤＥブロック６
００は、メモリ回路の中に入ってくるすべての命令を復
号化する。このブロックはまた、バースト長、待ち時間
および（シリアルまたはインタリーブといった）データ
・ストリームの型のような、ＭＲＳ命令の間の状態を記
録する。ＡＣＴＶ ＲＯＷブロック６０２は、図５の行
アドレス導線５２８の入力により選定された行を作動す
る。ＣＯＬ ＬＡＴブロック６０４は出力イネーブルを
制御し、そして内部先取り読出し命令の終了を指示す
る。ＢＵＲＳＴＣＯＵＮＴブロック６０６はバースト長
をカウント・ダウンする。ＲＷ ＣＮＴＬブロック６０
８は読出しサイクルおよび書込みサイクルを制御し、そ
して待ち時間をカウント・ダウンする。このことによ
り、図２のブロック２０６の機能が得られる。ＧＡＮＧ
ＲＷブロック６１０は先取りレジスタの中のデータの
転送を制御する。ＣＯＬ ＲＥＬＯＡＤブロック６１２
は８ビット・バーストのｙセレクト・アドレスを増分す
る。ＳＣＬＫブロック６１４はバースト・カウントに基
づいて内部クロックを発生する。例えば、８ビット・バ
ーストに対する内部クロックＩＣ ＳＣＬＫが図８に示
されている。ＳＣＬＫ ＥＮＡＢＬＥ信号が外部クロッ
クＰＢ ＣＬＫにゲート作用を行い、それによりＩＣ
ＳＣＬＫが得られる。クロックのこのゲート作用によ
り、下記で説明されるようにデータ・ビットの透過が可
能になる。ＭＡＳＫ ＤＯ ＥＮＢＬブロック６１６
は、データ・マスキングと入力／出力イネーブリングと
を制御する。ＤＡＴＡ ＳＥＱブロック６１８は、メモ
リ・セル・アレイからのデータおよびメモリ・セル・ア
レイへのデータのシーケンシングを制御する。ＴＲＵＥ
ＤＡＴＡブロック６２０は、データの反転を訂正す
る。ＲＥＦ ＣＮＴＬブロック６２２は、リフレッシュ
・アドレスをＳＬＦＲクロックで時間多重化する。ＳＬ
ＦＲクロックは、外部から提供されるクロックよりは遅
い速さで動作する、分離した内部発振器により得られる
クロック信号である。ＭＣ ＩＮＣブロック６２４は、
リフレッシュ・アドレス・カウンタを増分する。
【００２４】ＭＤ ＤＥＣＯＤＥブロック６００で復号
化された情報は、読出し命令の間、例えば次のように用
いられる。ＲＷ ＣＮＴＬブロック６０８はブロック６
００からＭＤ ＲＥＡＤ信号を受け取り、そしてクロッ
クＰＢ ＣＬＫの立上り端部と共に、前記で説明したＭ
ＲＳ命令の期間中にロードされた可変待ち時間カウンタ
の減分を開始する。前記で説明したように、減分する
「ダウン」カウンタはいまの場合好ましい実施例であ
る。それは、増分カウンタよりは単純な回路で実施する
ことができるであろうからである。さらに複雑な回路が
正当化される場合には、もちろん「アップ」カウンタの
ような回路を用いると利点が得られるであろう。待ち時
間カウンタが完全にカウント・ダウンされる時、信号Ｌ
ＡＴ ＤＯＮＥが発生して、先取りレジスタの中に４個
のビットを転送することができることを指示する。
【００２５】図７は、読出し命令の期間中における、メ
モリ回路の中の種々の信号のタイミングの関係を示した
図である。信号（ａ）〜信号（ｈ）は、図５の制御ブロ
ック５１６の中で復号化される外部入力信号である。Ａ
ＣＴＶ命令が供給されると、（ｌ）信号ＭＤ ＡＣＴＶ
は（ｊ）ＰＢ ＣＬＫの立上り端部と組み合わされて、
（ｋ）バンク・スペシフィック・アクティベーション信
号を発生する。このバンク・アクティベーション信号は
要求されたバンクをアクティブにし、そして書込みサイ
クルまたは読出しサイクルを開始するためにレディにす
る。信号（ｍ）ＭＤ ＲＥＡＤは、セットアップおよび
ホールド基準に出会う時に捕獲された（ｊ）ＰＢ ＣＬ
Ｋの立上り端部でもって、読出しサイクルを開始する。
読出しサイクルのこの開始はプログラム可能待ち時間カ
ウンタ（ｒ）ＬＡＴ ＣＮＴ（３：０）を作動し、待ち
時間サイクルのカウント・ダウンを開始する。待ち時間
が終了した時、信号（ｓ）ＬＡＴ ＤＯＮＥが発火して
信号（ｉｉ）ＩＣ ＧＲＤを作動する。そのわずかに遅
延した信号は、図１０の線路８０８にＩＣ ＡＧＲＤと
して現れる。
【００２６】図９および図１０には、メモリ回路の３２
個のＤＱ出力パッド８１０の１つに対する、データ・シ
ーケンシング回路８０２と、入力データ・レジスタ８０
４と、出力シリアル・データ・レジスタ８０６とが示さ
れている。信号（ｉｉ）の作動により、線路８０８に信
号ＩＣ ＡＧＲＤが送られる。このことにより、データ
・シーケンシング回路８０２からシリアル・データ・レ
ジスタ８０６にラッチされたデータが転送される。デー
タがデータ・シーケンシング回路からシリアル・データ
・レジスタに転送された後、信号（ｋｋ）ＩＣ ＳＣＬ
Ｋがシリアル・データ・レジスタ８０６の中の線路８１
２に送られる。その作用は、ＤＱパッド８１０を通して
のデータのクロック作用を開始することである。
【００２７】図１１は、書込み命令の期間中における、
メモリ回路の中の種々の信号のタイミングの関係を示し
た図である。信号（ｋ）ＭＣ ＡＣＴＶ（＃）の立上り
レベルにより示されているように、古込みサイクルは選
定されたメモリ・セル・アレイ・バンクの作動で開始す
る。信号（ｌ）は、外部入力（ｃ）、（ｄ）、（ｅ）お
よび（ｆ）からのＷＲＴ命令の供給で発生する。妥当な
命令が信号（ｊ）ＰＢ ＣＬＫの立上り端部で検出され
る。このことにより待ち時間カウンタが作動され、そし
て１の書込み待ち時間に対しカウント・ダウンを開始す
る。待ち時間が終了した後、信号（ｒ）ＬＡＴ ＤＯＮ
Ｅが発火する。ゼロの待ち時間に対し、ＬＡＴ ＣＮＴ
がゼロに設定され、そしてＬＡＴ ＤＯＮＥはクロック
信号ＰＢ ＣＬＫの立上り端部と共に直ちに発火する。
ＬＡＴ ＤＯＮＥ信号の送出がバースト長情報でバース
ト・カウンタをロードし、そして減分を開始し、それに
より図１０のＤＱパッドに現れるデータ（ｉ）の中のシ
リアル・クロックに対し信号（ｋｋ）ＩＣ ＳＣＬＫを
発生する。信号ＩＣ ＧＷＲは、パラレル・データ・イ
ン・レジスタ８０４からデータ・シーケンサ８０２への
データの転送と、その後のメモリ・セル・アレイへのデ
ータの転送とを制御する。図７と図１１とを比較するこ
とにより、読出しサイクルおよび書込みサイクルに対す
るＩＣ ＳＣＬＫ信号のシフトがフロー・スルー・ビッ
トを説明することは明白である。
【００２８】図１２、図１３、図１４および図１５は、
図２に示された回路の回路ブロック２０６で説明された
機能および図６に示された回路のＲＷ ＣＮＴＬ回路ブ
ロック６０８で説明された機能を提供する、論理回路の
図である。図１２、図１３、図１４および図１５の回路
の入力は図の左に示されており、そしてこれらの入力は
図６の復号回路ブロック６００ＭＤ ＤＥＣＯＤＥから
の信号である。出力信号は、前記で説明したＬＡＴ Ｄ
ＯＮＥ信号およびＬＡＴ ＣＮＴ（３：０）信号と、種
々の読出し制御信号および書込み制御信号とが含まれ
る。エレメント１０００で全体的に示された回路は、図
７のライン（ｔ）に示されたＭＣ ＲＥＡＤ信号を発生
する。１００２で示された回路はＬＡＴ ＤＯＮＥ信号
を発生し、そして１００４で示された回路はＬＡＴ Ｃ
ＮＴ信号を発生する。回路１００６はＬＡＴ ＣＮＴ信
号を減分するカウンティング回路である。
【００２９】図１２、図１３、図１４および図１５の論
理回路は、ハードウエア記述言語（ＶＨＤＬ、ｈａｒｄ
ｗａｒｅ ｄｅｓｃｒｉｐｔｉｏｎ ｌａｎｇｕａｇ
ｅ）を用い論理合成ツールでもって作成された。回路設
計者はこの技術を用いて、回路の入力、出力、および回
路の必要な機能を具体化するためのコードを書き上げ
る。その後、コンピュータが実際の回路図を作成する。
したがって、このような合成ソフトウエアを用いて設計
された回路は、コンピュータに与えられた情報に応じて
大幅に変更することができ、そしてなお同じ回路機能を
達成することができる。この理由により図１２、図１
３、図１４および図１５に示された回路は、同じ機能を
達成することができる多数の実施例の中の１つの実施例
に過ぎない。図１２、図１３、図１４および図１５の回
路を作成するのに用いられたプログラム・コードが下記
に示されている。
【００３０】
【００３１】本発明は例示された実施例を参照して説明
されたが、この説明は、本発明の範囲がこれらの実施例
に限定されることを意味するものではない。例示された
実施例を種々に変更した実施例および種々に組み合わせ
た実施例、およびその他の実施例が可能であることは、
前記説明から当業者には容易に分かるであろう。したが
って、本発明はこのような変更実施例をすべて包含する
ものと理解しなければならない。
【００３２】以上の説明に関して更に以下の項を開示す
る。 （１） メモリ・セル・アレイと、前記メモリ・セル・
アレイにデータを転送するおよび前記メモリ・セル・ア
レイからデータを転送するためのデータ線路と、前記メ
モリ・セル・アレイと前記データ線路との間に結合され
たデータ記憶回路と、前記データ記憶回路に結合され、
および制御入力とクロック信号とに応答して前記データ
記憶回路の中のデータを放出する、プログラム可能回路
と、を有する、メモリ集積回路。 （２） 第１項記載の集積回路において、前記データ記
憶回路がラッチを有する、前記集積回路。 （３） 第１項記載の集積回路において、前記データ記
憶回路の中の前記データを放出する前に、前記クロック
信号の予め定められた数のサイクルをカウントする回路
を前記プログラム可能回路が有する、前記集積回路。 （４） 第３項記載の集積回路において、サイクルの前
記予め定められた数が前記制御入力に対応する、前記集
積回路。 （５） 第１項記載の集積回路において、複数個のデー
タ・ビットを有するバーストでもって前記アレイにまた
は前記アレイからデータを転送する、回路をさらに有す
る、前記集積回路。
【００３３】（６） メモリ・セル・アレイと、クロッ
ク信号入力と、前記メモリ・セル・アレイにデータを転
送するおよび前記メモリ・セル・アレイからデータを転
送するためのデータ線路と、前記メモリ・セル・アレイ
に転送されるべきデータまたは前記メモリ・セル・アレ
イから転送されるべきデータを記憶するために、前記メ
モリ・セル・アレイと前記データ線路との間に結合され
たラッチと、待ち時間入力データを有するモード・レジ
スタと、前記モード・レジスタと、前記ラッチと、前記
クロック信号入力とに結合されカウンタ回路であって、
前記クロック信号の予め定められた数のサイクルが経過
した後、前記カウンタ回路が前記ラッチからデータを放
出する信号を供給し、およびサイクルの前記予め定めら
れた数が前記待ち時間入力データに対応する、前記カウ
ンタ回路と、を有する、メモリ集積回路。
【００３４】（７） 第６項記載のメモリ集積回路にお
いて、複数個のデータ・ビットを有するバーストで前記
アレイにデータを転送するまたは前記アレイからデータ
を転送するための回路をさらに有し、および前記ラッチ
からデータを放出するために前記カウンタ回路から前記
ラッチへの前記信号に応答して前記複数個のデータ・ビ
ットの第１データ・ビットが転送され、および前記複数
個のデータ・ビットが前記モード・レジスタの中のバー
スト長入力データにより決定される、前記メモリ集積回
路。 （８） 第６項記載のメモリ集積回路において、読出し
および書込み制御回路をさらに有し、および前記クロッ
ク信号の前記予め定められた数のサイクルが前記読出し
および書込み制御回路に対する読出し命令または書込み
命令から測られる、前記メモリ集積回路。 （９） 第８項記載のメモリ集積回路において、前記読
出し命令からの前記予め定められた数のサイクルが１サ
イクル、２サイクル、４サイクルまたは８サイクルの中
から選定される、前記メモリ集積回路。 （１０） 第８項記載のメモリ集積回路において、前記
書込し命令からの前記予め定められた数のサイクルが０
サイクルまたは１サイクルの中から選定される、前記メ
モリ集積回路。
【００３５】（１１） メモリ・セル・アレイに接続さ
れたデータ記憶回路の中に前記メモリ・セル・アレイに
転送されるべきデータまたは前記メモリ・セル・アレイ
から転送されるべきデータを記憶する段階と、クロック
信号の予め定められた数のサイクルをカウントする段階
と、前記予め定められた数のクロック・サイクルが経過
した後、前記データ記憶回路に信号を供給する段階と、
前記記憶されたデータを放出する段階と、を有する、メ
モリ・セル・アレイからのデータの入力および出力をク
ロック信号と整合させる方法。 （１２） 第１１項記載の方法において、前記記憶され
たデータを放出する前記段階が複数個のデータ・ビット
を備えたデータのバーストを放出する段階を有する、前
記方法。 （１３） 第１１項記載の方法において、データを記憶
する前記段階が前記アレイから読み出されるべきデータ
または前記アレイに書き込むべきデータをラッチする段
階を有する、前記方法。 （１４） 第１１項記載の方法において、前記予め定め
られた数のサイクルが読出し命令から測って１サイク
ル、２サイクル、４サイクルまたは８サイクルとして選
定される段階をさらに有する、前記方法。 （１５） 第１１項記載の方法において、前記予め定め
られた数のサイクルが書込み命令から測って０サイクル
または１サイクルとして選定される段階をさらに有す
る、前記方法。
【００３６】（１６） メモリ集積回路は、メモリ・セ
ル・アレイと、前記メモリ・セル・アレイにデータを転
送するまたは前記メモリ・セル・アレイからデータを転
送するためのデータ線路２１１と、前記メモリ・セル・
アレイと前記データ線路との間に結合されたデータ記憶
回路と、前記データ記憶回路に結合されおよび前記デー
タ記憶回路の中のデータを放出するために制御入力とク
ロック信号とに応答するプログラム可能回路２０４、２
０６、２０８と、を有する。また別の実施例では、前記
データ記憶回路がラッチを有し、および前記プログラム
可能回路が前記データ記憶回路の中のデータを放出する
前に前記クロック信号の予め定められた数のサイクルを
カウントする回路を有する。前記集積回路はまた、複数
個のデータ・ビットを備えたデータのバーストでもって
前記アレイにデータを転送するまたは前記アレイからデ
ータを転送する、回路３０２を有することができる。
【図面の簡単な説明】
【図１】待ち時間を実施するためにスタックされたレジ
スタが組み込まれたメモリ回路の概要図。
【図２】メモリ回路待ち時間方式の１つの好ましい実施
例の概要図。
【図３】バースト制御を実施するための図２の回路の補
足回路図。
【図４】図２の好ましい実施例の回路のモード・レジス
タに対する入力アドレスの説明図。
【図５】メモリ回路の概要図。
【図６】図５の中に示された制御ブロックの中の機能の
マップの図。
【図７】読出し命令の期間中におけるメモリ回路に対す
るタイミング図。
【図８】クロック信号ゲート作用を示したタイミング
図。
【図９】先取り方式を組み込んだメモリ回路に対するデ
ータ・シーケンシング回路、入力回路および出力回路の
一部分の図。
【図１０】図９の回路の残りの部分の図。
【図１１】書込み命令の期間中のメモリ回路に対するタ
イミング図。
【図１２】メモリ回路の中で可変待ち時間を実施するた
めの論理回路の４分割された第１部分の概要図。
【図１３】図１２の論理回路の４分割された第２部分の
概要図。
【図１４】図１２の論理回路の４分割された第３部分の
概要図。
【図１５】図１２の論理回路の４分割された第４部分の
概要図。
【符号の説明】 １００ メモリ・セル・アレイ ２００ データ記憶回路 ２０４、２０６、２０８ プログラム可能回路 ２１１ データ線路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 メモリ・セル・アレイと、 前記メモリ・セル・アレイにデータを転送するおよび前
    記メモリ・セル・アレイからデータを転送するためのデ
    ータ線路と、 前記メモリ・セル・アレイと前記データ線路との間に結
    合されたデータ記憶回路と、 前記データ記憶回路に結合され、および制御入力とクロ
    ック信号とに応答して前記データ記憶回路の中のデータ
    を放出する、プログラム可能回路と、を有する、メモリ
    集積回路。
  2. 【請求項２】 メモリ・セル・アレイに接続されたデー
    タ記憶回路の中に前記メモリ・セル・アレイに転送され
    るべきデータまたは前記メモリ・セル・アレイから転送
    されるべきデータを記憶する段階と、 クロック信号の予め定められた数のサイクルをカウント
    する段階と、 前記予め定められた数のクロック・サイクルが経過した
    後、前記データ記憶回路に信号を供給する段階と、 前記記憶されたデータを放出する段階と、を有する、メ
    モリ・セル・アレイからのデータの入力および出力をク
    ロック信号と整合させる方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6401167B1 (en) * 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
US6240047B1 (en) * 1998-07-06 2001-05-29 Texas Instruments Incorporated Synchronous dynamic random access memory with four-bit data prefetch
DE19951677B4 (de) * 1998-10-30 2006-04-13 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung
US6385687B2 (en) * 1999-05-14 2002-05-07 Micron Technology, Inc. Method and apparatus for simultaneously accessing the tag and data arrays of a memory device
JP4421036B2 (ja) * 1999-11-17 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
JP3535788B2 (ja) * 1999-12-27 2004-06-07 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
US6272070B1 (en) * 2000-02-09 2001-08-07 Micron Technology, Inc. Method and apparatus for setting write latency
KR100378191B1 (ko) * 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치
US6658523B2 (en) * 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US8391039B2 (en) 2001-04-24 2013-03-05 Rambus Inc. Memory module with termination component
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
US6697926B2 (en) * 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
KR100448702B1 (ko) * 2001-08-01 2004-09-16 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 라이트 레이턴시 제어방법
JP2003257200A (ja) * 2002-03-01 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
US6934199B2 (en) * 2002-12-11 2005-08-23 Micron Technology, Inc. Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
US7624209B1 (en) * 2004-09-15 2009-11-24 Xilinx, Inc. Method of and circuit for enabling variable latency data transfers
KR102558827B1 (ko) * 2018-01-02 2023-07-24 삼성전자주식회사 반도체 메모리 장치, 및 이 장치를 구비하는 메모리 시스템 및 전자 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
JPH06202933A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 同期式大規模集積回路記憶装置
JP3476231B2 (ja) * 1993-01-29 2003-12-10 三菱電機エンジニアリング株式会社 同期型半導体記憶装置および半導体記憶装置
US5386385A (en) * 1994-01-31 1995-01-31 Texas Instruments Inc. Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices
KR0122099B1 (ko) * 1994-03-03 1997-11-26 김광호 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치
KR0135671B1 (ko) * 1994-10-25 1998-04-24 김주용 리드 모디파이 라이트 동작 회로
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
KR960035633A (ko) * 1995-03-08 1996-10-24 김광호 디램 리프레쉬 회로
US5544124A (en) * 1995-03-13 1996-08-06 Micron Technology, Inc. Optimization circuitry and control for a synchronous memory device with programmable latency period
KR100200693B1 (ko) * 1995-12-22 1999-06-15 윤종용 불휘발성 메모리장치의 페이지버퍼회로 및 이를 이용한 테스트 방법
KR100499844B1 (ko) * 1996-07-11 2006-04-21 텍사스 인스트루먼츠 인코포레이티드 정렬데이타저장장치및본딩패드를구비한ｄｒａｍ구조
US5802005A (en) * 1996-09-23 1998-09-01 Texas Instruments Incorporated Four bit pre-fetch sDRAM column select architecture
KR100305645B1 (ko) * 1997-06-28 2001-11-30 박종섭 반도체메모리소자의데이타패스장치

Also Published As

Publication number Publication date
EP0852380A2 (en) 1998-07-08
US5966343A (en) 1999-10-12
EP0852380A3 (en) 1999-09-01
TW377440B (en) 1999-12-21
KR19980070330A (ko) 1998-10-26
DE69823074T2 (de) 2004-09-02
DE69823074D1 (de) 2004-05-19
EP0852380B1 (en) 2004-04-14

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