KR19980032155A - Jtag를 사용한 sdram 다이나믹 셀프 리프레쉬 입구 및 출구용 구조 및 방법 - Google Patents

Jtag를 사용한 sdram 다이나믹 셀프 리프레쉬 입구 및 출구용 구조 및 방법 Download PDF

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윤종용
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Abstract

JTAG 테스트로직 및 메모리 콘트롤러는 JTAG 테스팅을 시작하기 전에 SDRAM을 셀프 리프레쉬모드에 둔다. 메모리 콘트롤러는 현재의 메모리 억세스를 완료하고 그렇지 않으면 JTAG 테스트를 준비할 수 있다. JTAG 테스트동안, SDRAM의 셀프 리플레쉬 모드는 클럭신호나 JTAG 테스트동안 중지되는 리프레쉬 신호의 필요없이 데이터를 유지한다. 따라서, JTAG 테스트후, 회로동작은 SDRAM의 데이터를 재초기화시킴없이 계속할 수 있다.

Description

JTAG를 이용한 SDRAM 다이나믹 셀프 리프레쉬 입구 및 출구용 구조 및 방법
관련된 출원에 대한 상호참고문헌
본 출원은 본 출원의 양도인이 모두 소유하고 여기에서 참고문헌으로 제시되는, 동일자로 출원된 미국 특허출원 시리얼 No. ―― (대리인 참조 No.M-4416US), 배그(Baeg)의 디버깅 및 제조테스트목적용 적응형 스캔체인과, 동일자로 출원된 미국 특허출원 시리얼 No. ―― (대리인 문서 No.M-4415US), 베그(Baeg)와 유(Yu)의 집적회로의 테스팅용 클럭발생에 관한 것이다.
저작권 공시
개시된 본 특허문서의 일부분은 저작권 보호를 받는 물질을 포함한다. 저작권 소유자는 특허청 특허 파일 또는 기록으로 표시하는 것과 같은 출원특허 문서 또는 특허 개시의 사람에 의해 팩시밀리 재생산되는 것에는 이외가 없으나, 그렇지 않은 것은 무엇이든 모든 저작권은 보유한다.
집적회로 테스팅의 최근 발달은 보드에 장착된 집적회로 칩의 인시튜 테스팅을 위한 JTAG(Joint Test Action Group) 테스트 포트의 사용이다. 이 규격은 IEEE(Institute of Electrical and Electronics Engineers)에 채택되었으며, 현재 참고문헌인 IEEE 1149.1, IEEE 스탠다드 테스트 억세스 포트 및 경계스캔 아키텍쳐로서 정의된다. IEEE 스탠다드 1149.1은 역시 참고문헌인 테스트 억세스 포트 및 경계스캔 아키텍쳐 (IEEE Computer Society Press, 1990)에 설명되어 있다.
JTAG 구조에서, 4(또는 옵션(optional) 5) 신호 테스트 억세스 포트(TAP)가 각 칩 또는 보드상의 칩그룹에 부가된다. TAP은 4입력, 테스트 클럭(TCK), 테스트 모드 선택(TMS), 테스트 데이타 입력(TD1), 및 옵션 테스트 리세트(TRSTN)을 구비한다. 게다가, TAP은 하나의 출력, 테스트 데이터 출력(TDO)을 구비한다. TDI와 TDO는 칩과 칩간에 데이지 체인되어 있는 반면, TCK와 TMS는 동보통신(同報通信)이다.
TCK 입력은 칩의 시스템 클럭과는 관계가 없어 테스트동작은 다른 칩사이에 동기화될 수 있다. 테스트 로직 동작은 TMS 입력에 제공된 신호의 시퀀스에 의해 제어된다. TDI와 TDO는 각각 직렬 데이터 입력 및 출력인 반면, TRSTN 입력은 칩 또는 회로를 알려진 상태로 초기화하는 데 사용된다. JTAG 테스팅은 적절하게 배열된 집적회로를 테스트하여 실시가능성을 검증하는데 사용할 수 있다.
그러나, 통상적인 JTAG 테스팅은 SDRAM의 저장된 셀을 주기적으로(예를 들면, 64ms 마다) 리프레쉬를 해야 하거나 또는 저장된 정보가 손실되기 때문에, 각 JTAG 테스트 절차후 메모리 및 제어로직을 초기화시키는 것이 필요하다.
도 1은 본 발명에 따른 메모리 콘트롤 유닛에 인터페이스된 JTAG 로직을 나타내는 도면.
도 2는 본 발명의 실시예에 따른 셀프 리프레쉬 스테이트 머신의 상태도.
도 3은 본 발명의 실시예에 따른 레지스터 셀을 나타내는 도면.
도 4는 본 발명의 실시예에 따른 레지스터로서 배열된 레지스터 셀 세트를 나타내는 도면.
도 5는 본 발명에 따른 JTAG를 사용하는 SDRAM 다이나믹 셀프 리프레쉬 입구 및 출구방법을 나타내는 도면.
*도면의 주요 부분에 대한 부호의 설명*
110:JTAG 콘트롤러112:셀프 리프레쉬 스테이트머신
114:메모리 콘트롤러 스테이트머신116:SDRAM
120:모드 콘트롤러 레지스터(MCR)125:관찰 콘트롤러 레지스터(MCR)
140:JTAG 로직150:시스템 클럭발생기 클럭
160:메모리 콘트롤 유닛300,430,450,470:레지스터 셀
310:플립플롭320,325:래치
118,305,330:멀티플렉서380,385:리드
본 발명에 따르면, SDRAM과 같은 메모리는 JTAG 테스팅이 수행되는 동안 셀프리프레쉬 모드로 된다. 셀프 리프레쉬는 메모리에서 이용가능한 리프레쉬모드이고, 데이터 유지 및 저파워동작을 위해 바람직하다. SDRAM은 셀프 리프레쉬모드에서 CKE(클럭 인에이블)을 제외한 시스템 클럭 및 모든 입력버퍼를 디스에이블시킨다.
본 발명에 따른 JTAG 로직은 셀프 리프레쉬모드를 사용하여 SDRAM의 내용을 보존하는 동안, 메모리 콘트롤러 유닛과 비동기적으로 통신하여 시스템 클럭을 정지시키는데 사용된다. 메모리 콘트롤러 유닛이 현재 억세스동작을 종료할 때까지, 메모리 콘트롤 유닛은 테스트동안 JTAG 로직에 의해 시스템 클럭이 정지되는 것을 허용하지 않는다. 시스템 클럭이 정지되기 전에, 메모리 콘트롤 유닛은 메모리 내용을 보존하기 위하여 SDRAM을 셀프리프레쉬모드로 설정한다.
본 발명의 일실시예에 따르면, JTAG 로직은 메모리 콘트롤러 유닛에 인터페이스를 제공하는 콘트롤 레지스터 세트에 연결된 JTAG 콘트롤러를 구비한다. JTAG 콘트롤러와 메모리 콘트롤러 유닛이 다른 클럭주파수로 동작하기 때문에(예를 들면, JTAG 콘트롤러는 10MHz에서 동작하고, 메모리 콘트롤 유닛은 80MHz에서 동작한다), 콘트롤 레지스터는 JTAG 콘트롤러와 메모리 콘트롤 유닛간의 신호통신을 위해 필요하다.
본 발명의 일실시예에 따르면, JTAG 콘트롤러가 테스트를 시작하기 위해 시스템 클럭을 정지시키고자 할 때, 신호 jtag_clk_stop_req high가 삽입되어 메모리 콘트롤 레지스터를 통해 메모리 콘트롤러 유닛의 일부분인 셀프 리프레쉬 스테이트 머신과 통신한다. 신호 mcu_idle_high를 거꾸로 셀프 리프레쉬 스테이트 머신으로 삽입하기 전에, 셀프 리프레쉬 스테이트 머신은 신호 jtag_clk_stop_req high를 현재 메모리 억세스 동작을 종료시키는 메모리 콘트롤러 스테이트 머신으로 삽입한다. 메모리 콘트롤러 스테이트 머신에 의해 신호 muc_idle high의 삽입 그리고 신호 jtag_clk_stop_req high의 존재시, 셀프 리프레쉬 스테이트 머신은 SDRAM을 셀프리프레쉬 모드로 설정한다. 셀프 리프레쉬 스테이트 머신은 역시 신호 mcu_idle high를 JTAG 콘트롤러에 의해 연속적으로 스캐닝되는 관찰 콘트롤 레지스터에 삽입한다. JTAG 콘트롤러가 신호 muc_idle high 및 신호 jtag_clk_stop_req high를 검출하면, 신호 sys_clk_bypass high는 jtag 콘트롤러에 의해 삽입된다. 신호 sys_clk_bypass high는 메모리 콘트롤 레지스터를 통해 시스템 클럭발생기 블록에 삽입되어 시스템 클럭을 바이패스시킨다.
시스템 클럭이 일단 바이패스되어 있다면, 테스팅은 시작될 수 있으며, SDRAM의 내용은 SDRAM 셀프 리프레쉬 모드의 사용에 의해 보존된다. 테스팅이 완료되면, JTAG 콘트롤러는 신호 jtag_sdram_norm high를 SDRAM을 셀프 리프레쉬 모드로부터 벗어나게 하는 메모리 콘트롤 레지스터를 통해 셀프 리프레쉬 스테이트 머신에 삽입한다. JTAG 콘트롤러는 역시 메모리 콘트롤 레지스터를 통해 신호 sys_clk_bypass low를 삽입함으로써, 시스템 클럭의 바이패스를 제거한다.
각각 JTAG 로직을 사용하는 테스팅 전후에, SDRAM을 셀프 리프레쉬로 다이나믹하게 들어가고 그리고 빠져 나오게 하는 능력은 디버깅시간을 절약한다. 메모리 및 콘트롤 로직인 테스팅이 발생된 후 초기화될 필요는 없다.
이하, 첨부한 도면을 참조로 하여 본 발명의 바람직한 실시예를 상술하며, 도면 전체를 통하여 동일한 부분에는 동일한 도면부호를 사용하기로 한다.
셀프 리프레쉬모드는 SDRAM과 같은 불휘발성 메모리에서 수행된다. 그러한 메모리를 셀프 리프레쉬모드로 설정하는 것은 저장된 정보의 손실없이 SDRAM 클럭을 포함한 모든 클럭을 정지시킨다. 삼성전자 주식회사로부터 입수할 수 있는 SDRAM, 파트(part) NO.KM41651120A은 셀프리프레쉬 모드를 갖는 메모리의 일예이다. JTAG 테스팅동안 SDRAM 셀프 리프레쉬모드의 사용은 클럭을 다이나믹하게 정지시켜, JTAG 테스팅을 시작하여 보존된 메모리 내용으로 다시 동작한다.
도 1에 도시된 바와 같은 본 발명에 따르면, JTAG 로직(140)은 JTAG 규격의 확장을 수행한다. 2개의 특수 레지스터, 모드 콘트롤 레지스터(MCR)(120)과 관찰 콘트롤 레지스터(OCR)(125)는 스탠다드 JTAG 콘트롤러(110)에 의해 제어된다. JTAG 콘트롤러(110)는 비테스트(non_test) 회로보다 낮은 클럭속도로 동작하기 때문에, 시프트 레지스터 MCR(120)과 OCR(125)은 JTAG 콘트롤러(110)와 비테스트회로 사이에서 사용된다. 예를 들면, 일실시예에서, JTAG 콘트롤러(110)는 10MHz로 동작하는 반면에, 비테스트회로는 80MHz로 동작한다. JTAG 콘트롤러(110)와 비테스트회로간의 동기문제는 두 시프트 레지스터, MCR(120)과 OCR(125)의 사용에 의해 제거된다.
일실시예에서는, 모드 콘트롤 레지스터(120)는 40 명령값을 유지하는 반면에, 관찰 콘트롤 레지스터(125)는 70 스테터스값을 유지한다(JTAG 로직(140)의 실시예에 관한 좀더 상세한 설명은 부록 A-B에 있으며, 특히 부록 B는 테스트 회로용 베리로그(Verilog) 코드를 포함한다). 명령은 JTAG 콘트롤러(110)로부터 MCR(120)로 직렬로 시프트되어, 집적회로의 내부 로직을 제어한다. 예를 들면, 일실시예에서는, 회로는 멀티미디어 신호 프로세서 시스템이다. JTAG 콘트롤러(110)는 OCR(125)의 값을 직렬로 시프트시켜 회로의 내부로직의 스태터스를 관찰한다. 시프트 레지스터, MCR(120)과 OCR(125)은 모두 복수개의 레지스터 셀로 구성되는 특수 시프트 레지스터인데, 이들은 레지스터셀에 존재하는 내용을 파괴시키기 않고 각 레지스터셀을 통해 데이터를 직렬로 시프트시키는 시프트 레지스터이다. 예시적인 실시예에서 사용된 레지스터 셀은 참고문헌으로 제시된 제시된 삼성 아식 스탠다드 셀 라이브러리 데이터북(ASIC Standard Cell Library Data Book) SEC STD60에 설명된 스탠다드 아식 레지스터 셀이다.
도 3은 플립플롭(310)에 신호 dinp의 값을 저장하거나 또는 저장하지 않고 입력신호 dinp를 전송할 수 있는 레지스터 셀(300)의 구조를 도시한 것이다. 레지스터 셀(300)에서, 입력신호 dinp는 멀티플렉서(305)를 통해 플립플롭(310)으로 입력되고, 인버터(320)와 멀티플렉서(330)를 통해 출력신호 dout으로 출력된다. 멀티플렉서(305)는 각각 신호 shift의 하이 또는 로우에 따라 신호 tdi 또는 신호 dinp 중 하나를 선택한다. 플립플롭(310)과 래치(325)의 사용으로 래치(325)가 출력신호 inst를 보존하는 동안 데이터를 플립플롭(310)으로 시프트시킨다. 멀티플렉서(330)는 래치(325)로부터 출력신호 dout 또는 입력신호 dinp 중 하나를 출력신호 dout로 선택한다.
신호 tdi가 멀티플렉서(305)에 의해 선택되면, 데이터(tdi)를 플립플롭(310)으로 시프트시킴으로써 데이터(tdi)는 레지스터셀을 통해 시프트되며, 반면 래치(325)에 연결된 리드(385)상의 신호 update는 하이상태로 남아있세 된다. 래치(325)는 래치(325)의 단자(Q)에 이전에 래치된 데이터를 유지한다. 클럭신호(tck)가 앤드 게이트(315)와 신호 enb에 의해 인에이블되는 경우, 플립플롭(310)으로부터 출력신호(tdo)는 클럭에지에서 신호(tdi)로서 이웃하는 동일한 레지스터 셀(430)(도 4 참조)로 입력된다. 클럭신호 tck와 신호 enb는 플립플롭(310)의 클럭단자에 연결된 앤드 게이트(315)에 입력된다.
레지스터 셀(300)로부터 출력신호 inst를 변경시키기 위해서, 신호 update를 플립플롭(310)으로부터 출력신호를 래치(325)가 래치하도록 하는 로우로 삽입함으로써, 새로운 값 inst가 즉시 레지스터 셀(300)에 의해 제공되도록 한다. 신호 inst는 예를 들면, 셀프 리프레쉬 스테이트 머신(112)으로 출력되는 레지스터(300)의 내용이다.
도 4는 레지스터 셀(도 3에 도시됨)이 MCR(120)과 OCR(125)과 같은 레지스터의 일실시예에서 다른 레지스터 셀들과 어떻게 연결되는 가를 나타낸다. 하나의 레지스터의 4 레지스터 셀이 도 4에 도시되어 있으며, 연결구조는 원하는 크기의 레지스터를 만들기 위하여 반복될 수 있다. 신호 mode, tck, update, shift, enb, 및 setn은 각각 리드(405,410,415,420,435 및 440)상에 있으며, 레지스터 셀(300,430,450 및 470)에 병렬로 연결된다.
JTAG 로직(140)으로부터 데이터 입력신호 dinp는 별개의 입력 리드(380,445,446,447)상의 레지스터 셀(300,430,450,470)에 각각 연결된다. 레지스터 셀(300,430,450,470)로부터 데이터 출력신호 dout는 각각 별개의 리드(330,461,462,463)상의 JTAG 로직(140)에 연결된다.
각각 리드(389,488,489,490)상의 레지스터 셀(300,430,450,470)로부터 신호 inst는 JTAG 로직(140)의 원하는 위치 또는 회로의 다른 부분에 연결된다. 예를 들면, 일실시예에서, MCR(120)의 2 레지스터 셀은 신호 inst, 리드(111)상의 신호 jtag_stop_req와 리드(115)상의 신호 jtag_sdram_norm을 셀프 리프레쉬 스테이트 머신(112)에 제공한다. 이와 마찬가지로, OCR(125)의 레지스터 셀은 신호 inst와 mcu_idle을 JTAG 콘트롤러(100)에 제공한다.
레지스터 셀(300,430,450,470)을 통해 직렬로 시프트된 데이터는 레지스터 셀(300,430,450,470)중 하나의 레지스터 셀로 들어갈 때는 신호 tdi로서 표시되고, 레지스터 셀(300,430,450,470)으로부터 나올 때는 신호 tdo로서 표시된다.
JTAG 테스트 모드로 들어갈 때, JTAG 로직(140)은 리드(111)에 하이상태의 클럭정지요구신호(jtag_clk_stop_req)를 도 1의 메모리 콘트롤러 유닛(160)에 삽입된다. 리드(111)상의 신호(jtag_clk_stop_req high)는 메모리 콘트롤러 스테이트 머신(114)에 연결된 리드(111)상에 신호 jtag_clk_stop_req high를 삽입하는 셀프 리프레쉬 스테이트 머신(112)을 통과한다. 셀프 리프레스 스테이트 머신(112)는 메모리 콘트롤러 스테이트 머신(114)이 아이들(IDLE) 상태에 있으며, 메모리 콘트롤러 스테이트 머신(114)이 리드(113)상에 신호 mc_idle high를 삽입할 때까지 SDRAM을 셀프 리프레쉬 모드로 설정하지 않는다. 메모리 콘트롤러 스테이트 머신(114)으로부터 스테이트 신호 mc_idle은 시프트 레지스터 OCR(125)로 입력되어, JTAG 콘트롤러(110)에 의해 관찰되도록 시프트 출력된다. 일단 메모리 콘트롤러 스테이트 머신(114)이 현재 억세스 동작을 종료하였으며 신호 jtag_clk_stop_req가 하이로 삽입되면, 모든 남아있는 메모리 억세스 요구는 메모리 콘트롤러 스테이트 머신(114)에 의해 무시된다.
클럭정지요구동안 신호 mcu_idle high의 삽입시, 셀프 리프레쉬 스테이트 머신(112)은 SDRAM(116)에 대한 셀프 리프레쉬 명령을 초기화시킨다. 일단 셀프 리프레쉬 명령이 SDRAM에 삽입되었으면, 리드(113)상의 신호 mc_idle high가 셀프 리프레쉬 스테이트 머신(112)에 의해 OCR(125)에 삽입된다. 리드(113)상의 신호 mc_idle high의 삽입후 몇 클럭 사이클동안, 로직에 대한 시스템 클럭발생기 블록(150) 및 SDRAM은 JTAG 테스팅동안 바이패스될 것이다. 시스템 클럭(115)을 바이패스하기 위해, 신호 sys_clk_bypass high는 MCR(120)의 특별한 레지스터 셀로 시프트된다. 리드(119)는 동기 멀티플렉서(118)에 연결되고 리드(119)상에 신호 sys_clk_bypass_high의 삽입은 시스템 클럭(105)으로부터 출력을 디스에이블시킨다. 리드(119)상에 신호 sys_clk_bypass high의 삽입시 입력 1로 스위칭하기전, 동기 멀티플렉서(118)은 적당한 동기 유지를 확실히 하기 위하여 상승클럭에지 동안 대기한다.
테스팅동안, SDRAM(116)은 저장된 데이터를 유지하기 위하여 셀프 리프레쉬 모드로 유지된다. 일단 JTAG 테스팅이 완료되면, JTAG 콘트롤러(110)는 셀프 리프레쉬 스테이트 머신(112)을 SDRAM(16)을 셀프 리프레쉬모드로부터 벗어나게 하는 리드(115)상의 신호 jtag_sdram_norm high를 삽입하고 신호 sys_clk_bypass를 받아 들인다. 일단 SDRAM(116)은 셀프 리프레쉬 모드를 벗어나고, 모든 시스템 클럭이 액티브이면, 메모리 콘트롤러 스테이트 머신(114)은 JTAG 테스팅의 시작이전 대기중이었던 메모리 억세스 요구를 다시 처리하기 시작한다.
도 2는 셀프 리프레쉬 스테이트 머신(112)의 실시예에 대한 스테이트도이다. 초기에 셀프 리프레쉬 스테이트 머신(112)은 신호 jtag_clk_stop_req high가 삽입되지 않으면, 상태 IDLE에 있다, 신호 jtag_clk_stop_req high가 삽입되면, 셀프 리프레쉬 스테이트 머신(112)은 스테이트 JTAG_CLK_STOP_REQ(203)으로 들어가고, 메모리 콘트롤러 스테이트 머신(114)으로 신호 jtag_clk_stop_req를 삽입하며, 메모리 콘트롤러 스테이트 머신(114)이 현재 메모리 억세스를 완료하였음을 나타내는 신호 mcu_idle high가 삽입될 때까지 대기한다. 신호 mcu_idle가 삽입될 때, 셀프 리프레쉬 스테이트 머신(112)은 리드(113)상의 신호 mcu_idle high를 OCR(125)로 삽입하는 스테이트 MCU_IDLE(205)로 들어간다. JTAG 콘트롤러(110)는 끊임없이 OCR(125)의 내용을 시프트시켜 내부 로직의 스테이트를 결정하고, 일단 리드(113)상의 신호 mcu_idle high가 OCR(125)로부터 시프트 입력되었다면 테스팅을 초기화한다.
셀프 리프레쉬 스테이트 머신(112)는 상태 ASSERT SELF REFRESH MODE(207)로 들어가고, SDRAM(116)이 삼성전자주식회사로부터 입수가능한 16M SDRAM(part nos. KM44S4020A, KM48S2020A 또는 KM416S1120A, 여기서 참고문헌으로 제시된 삼성 데이터북 16M 동기 DRAM, 1996년 3월 참조)인 예시적인 실시예에서, 셀프 리프레쉬 스테이트 머신(112)는 WE(write enable)이 하이인 상태에서 핀 CS(chip select), RAS(row address strobe), CAS(column address strobe) 및 CE(clock enable)에 로우를 삽입하여 SDRAM을 셀프 리프레쉬로 설정한다. 일단 셀프 리프레쉬 모드로 들어가면, SDRAM은 셀프 리프레쉬 상태에 있는 동안 CKE 핀외에는 모든 입력을 무시한다.
셀프 리프레쉬 스테이트 머신(112)는 MCR(120)로부터 신호 jtag_sdram_norm가 하이로 될 때까지 스테이트 WAIT TO REFRESH(209)에 있게 된다. 리드(115)상의 신호 jtag_sdram_norm high 접수시, 셀프리프레쉬 스테이트 머신(112)은 셀프 리프레쉬 모드를 빠져나와 스테이트 WAIT NORM(211)로 들어간다. 예시적인 실시예에서, 셀프 리프레쉬 모드로부터 출구는 동기 멀티플렉서(118)에 연결된 리드(119)상에 신호 sys_clock_bypass low를 삽입하여 시스템 클럭(105)의 바이패스를 제거한 다음 SDRAM(116)의 CKE 입력상에 하이를 삽입함으로써 달성된다. 스테이트 WAIT NORM(211)에서, NOP(no operation signal)은 100ns의 최소시간동안 SDRAM(116)에 삽입되어 SDRAM(116)을 아이들상태에 도달시킨다. 100ns 동안 신호 NOP의 삽입후, 셀프 리프레쉬 스테이트머신(112)은 스테이트 IDLE(201)로 복귀한다.
도 5는 본 발명에 따른 JTAG를 이용한 SDRAM 다이나믹 셀프 리프레쉬 기입 및 출구방법을 도시한 것이다. 각 블록은 방법에서의 스텝을 나타낸다. 블록(501)은 JTAG 로직(140)에 의해 신호 jtag_clk_stop_req high를 메모리 콘트롤러 유닛(160)에 삽입하는 스텝이다. 블록(504)는 일단 메모리 콘트롤러 유닛(160)이 현재 메모리 억세스 동작을 종료하면, 메모리 콘트롤러 유닛(160)에 의해 JTAG로직(140)에 신호 mc_idle high를 삽입하는 스텝이다. 블록(507)은 신호 jtag_clk_stop_req와 muc_idle 모두가 삽입되는 경우, 메모리 콘트롤러 유닛(160)에 SDRAM(116)을 셀프 리프레쉬모드로 설정하는 스텝이다. 블록(510)은 JTAG 로직(140)으로부터 신호 sys_clk_bypass high를 시스템 클럭발생기(150)에 삽입하여 시스템 클럭(105)를 바이패스시키는 스텝이다. 블록(513)은 JTAG 테스팅동안 SDRAM을 셀프 리프레쉬 모드로 유지시키는 스텝이다. 블록(516)은 JTAG 테스팅이 완료된 후, JTAG 로직(140)으로부터 신호 jtag_sdram_norm high를 메모리 콘트롤 유닛(160)으로 삽입하는 스텝이다. 블록(519)는 신호 jtag_sdram_norm high이 메모리 콘트롤러 유닛(160)에 의해 수신될 때, 메모리 콘트롤러(160)가 SDRAM(116)를 셀프 리프레쉬 모드로부터 벗어나게 하는 스텝이다.
셧다운(shutdown)시키는 순간에 로직 및 SDRAM(116)을 재시작하는 것은 모든 클럭을 다이나믹 정지시키고, JTAG 테스팅을 시작하며, 동작을 재개시하도록 한다. 즉, 메모리 및 콘트롤 로직은 JTAG 테스팅이 수행될 때마다 초기화될 필요는 없으며, 보다 적은 메모리 초기화는 디버깅 프로세스동안 시간을 절약하는 것이 요구된다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될 수 있는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (8)

  1. 회로 테스트의 시작을 나타내는 제1신호를 테스트로직회로로부터 메모리 콘트롤러 유닛으로 삽입하는 스텝과;
    상기 메모리 콘트롤러 유닛이 현재의 메모리 억세스를 종료하였음을 나타내는 제2신호를 상기 메모리콘트롤러 유닛으로부터 상기 테스트 로직회로로 삽입하는 단계와;
    상기 메모리 콘트롤러 유닛에 연결된 메모리를 상기 삽입된 제1 및 제2신호에 응답하여 셀프 리플레쉬 모드로 위치시키는 단계와;
    상기 메모리가 셀프 리플레쉬 모드에 있는 동안 회로를 테스트하는 단계를 포함하는 것을 특징으로 하는 회로테스트방법.
  2. 제1항에 있어서,
    상기 테스트 정지는 동작모드에 있을 때 상기 메모리에 의해 사용된 클럭신호를 디스에이블시키는 것을 특징으로 하는 회로테스트방법.
  3. 제1항에 있어서,
    테스트 스톱은 상기 메모리에 신호를 리플레쉬시키는 것을 특징으로 하는 회로 테스트방법.
  4. 제1항에 있어서,
    상기 테스트로직 회로로부터 시스템 클럭발생기 블록으로 상기 시스템 클럭 발생기 블록을 바이패스시키는 제3신호를 삽입하는 스텝을 더 포함하는 것을 특징으로 하는 회로테스트방법.
  5. 제4항에 있어서,
    상기 회로테스트가 완료되었음을 나타내는 제4신호를 상기 테스트 로직회로로부터 상기 메모리콘트롤러 유닛으로 삽입하는 스텝과;
    제4신호가 삽입된 경우 상기 메모리 콘트롤러 유닛에 의해 상기 메모리를 셀프 리프레쉬모드로부터 빠져나오게 하는 스텝을 더 포함하는 것을 특징으로 하는 회로테스트방법.
  6. 메모리 콘트롤러와;
    상기 메모리 콘트롤러에 연결되고, 회로 테스트전에 시스템 클럭 바이패스가 요구되고 있음을 나타내는 제1신호를 삽입하고, 상기 메모리 콘트롤러로부터 회로메모리 억세스동작이 완료되었을 때 제2신호가 삽입되는 테스트로직과;
    상기 메모리에 연결되어 상기 리플레쉬모드로 동작가능하며, 삽입된 제1 및 제2신호에 응답하여 상기 메모리 콘트롤러에 의해 셀프 리플레쉬모드로 되는 메모리를 포함하는 것을 특징으로 하는 회로.
  7. 제6항에 있어서,
    상기 테스트로직회로에 연결되고, 상기 회로 테스트이전에 상기 테스트회로로부터 삽입되는 제3신호에 의해 바이패스되는 시스템 클럭발생기 블록을 더 포함하는 것을 특징으로 하는 회로.
  8. 제6항에 있어서,
    상기 메모리는 SDRAM인 것을 특징으로 하는 회로.
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