KR100200693B1 - 불휘발성 메모리장치의 페이지버퍼회로 및 이를 이용한 테스트 방법 - Google Patents

Abstract

불휘발성 메모리장치의 페이지버퍼회로와 이를 이용한 테스트 방법이 포함되어 있다. 본 발명의 페이지버퍼회로는, 입력되는 데이타를 일시 저장하는 저장수단과, 상기 각각의 비트라인과 상기 저장수단 사이에 대응되는 제어신호가 인가되는 복수개의 제어 트랜지스터들을 포함하고, 프로그램 및 리드 동작시 상기 제어신호들의 상태에 응답하여 상기 제어 트랜지스터들의 턴온 및 턴오프가 결정되어 상기 저장수단을 상기 복수개의 비트라인에 동시에 접속시키는 제어수단을 구비하는 것을 특징으로 한다. 본 발명에 의한 페이지버퍼를 이용한 테스트 방법은, 상기 페이지버퍼를 이용하여 갱 프로그램 방법에 의해 상기 복수개의 비트라인을 동시에 선택할 수 있으므로, 상기 복수개의 비트라인을 통해 메모리 셀 어레이에 동시에 데이타를 프로그램할 수 있고, 또한 상기 메모리 셀 어레이로부터 동시에 데이타를 리드할 수 있다. 이에 따라 테스트 시간을 줄일 수 있고 또한 테스트 원가를 절약하여 제조원가를 줄일 수 있다.

Description

불휘발성 메모리장치의 페이지버퍼회로 및 이를 이용한 테스트 방법

제1도는 4M NAND형 플레시 메모리의 개략적인 블럭도.

제2도는 본 발명에 의한 페이지버퍼의 구체 회로도.

제3도는 본 발명에 의한 테스트 방법의 갱프로그램을 수행하기 위한 제어신호 생성회로의 블럭도.

제4도는 종래방법에 의한 페이지 프로그램의 타이밍도.

제5도는 본 발명에 의한 페이지 프로그램의 타이밍도.

본 발명의 불휘발성 메모리장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리장치(Elecrtically Erasable Programmble Non-Volatile Memory)의 페이지버퍼(Page Buffer)회로 및 이를 이용한 테스트 방법에 관한 것이다.

일반적으로 전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리장치는, 파울러-노드하임 터널링(Fowler-Nordheim Tunneling)이나 채널 핫엘렉트론 인젝션(Channel Hot Electron Injection) 원리에 의해 메모리 셀(Memory Cell) 데이타의 소거(Erase) 및 프로그램(Program)동작이 수행되는 데, 상기 불휘발성 메모리장치의 메모리 셀에 데이타를 소거하거나 프로그램하는 데는 수십 us에서 수십 ms의 상당한 시간이 소요된다.

따라서 메가(Mega)급 이상의 메모리 셀을 갖는 상기 불휘발성 메모리장치를 테스트하여 양호 및 불량 판정을 하는 데는 상당히 긴 시간이 요구되며, 이는 반도체 제조원가를 상승시키는 큰 요인으로 작용한다.

상기 불휘발성 메모리장치의 하나인 NAND형 플레시 메모리(Flash Memory)에 있어서, 종래의 테스트 방법은 실제 사용자가 사용할 수 있는 여러 가지 형태의 데이타를 메모리 셀 어레이(Arrary)에 직접 페이지(Page)단위로 프로그램하고, 다시 리드(Read)하는 동작을 수행하여 칩의 양호 또는 불량을 판정하였다.

상기 페이지는 한번에 프로그램 동작을 수행할 수 있는 최소단위를 의미한다.

그러나 상기 페이지 크기가 비트라인 수(Number)보다 적은 불휘발성 메모리장치, 예컨대 4M(4096 Word Line * 1024 Bit Line)의 메모리 셀 어레이 구성을 갖고 한 입출력 단자(Input/Output)당 페이지 수가 32개이며 비트라인 수가 128개인 불휘발성 메모리장치를, 종래의 테스트 방법으로 테스트할 경우에는 페이지 수가 비트라인 수와 동일한 불휘발성 메모리장치에 비해 프로그램 및 리드 동작에 의한 테스트 시간이 4배 더 소요된다.

상기와 같은 요인으로 인하여 테스트 원가가 증가함으로써 제조원가를 상승시키는 문제점이 있다.

따라서 본 발명의 목적은 페이지 수가 비트라인 수보다 적은 불휘발성 메모리장치, 특히 NAND형 플레시 메모리장치의 테스트 시간을 줄하기 위한 페이지버퍼회로를 제공하는 데 있다.

본 발명의 또 다른 목적은 상기 페이지버퍼를 이용하여 테스트 시간을 줄일 수 있는 불휘발성 메모리장치의 테스트 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 의한 불휘발성 메모리장치의 페이지버퍼회로는, 입력되는 데이타를 일시 저장하는 저장수단; 상기 각각의 비트라인과 상기 저장수단 사이에 대응되는 제어신호가 인가되는 복수개의 제어 트랜지스터들을 포함하고, 프로그램 및 리드 동작시 상기 제어신호들의 상태에 응답하여 상기 제어 트랜지스터들의 턴온 및 턴오프가 결정되어 상기 저장수단을 상기 복수개의 비트라인에 동시에 접속시키는 제어수단을 구비하는 것을 특징으로 한다.

상기 또 다른 목적을 달성하기 위한 본 발명에 의한 불휘발성 메모리장치의 테스트 방법은, 입력되는 데이타를 일시 저장하는 저장수단과, 복수개의 비트라인들과 상기 저장수단 사이에 접속되고 복수개의 제1제어신호들, 하나의 제2제어신호, 및 복수개의 제3제어신호들에 응답하는 제어수단을 구비하는 불휘발성 메모리장치의 테스트 방법에 있어서, 상기 복수개의 제1제어신호에모두 전원전압(Vcc) 이상의 고전압(Vpass)을 인가하는 단계; 상기 하나의 제2제어신호에 전원전압을 인가하는 단계; 및 상기 복수개의 제3제어신호에 모두 접지전압(Vss)을 인가하는 단계를 구비하여, 상기 복수개의 비트라인을 모두 선택하고 상기 복수개의 비트라인을 통해 동시에 프로그램하거나 동시에 리드하는 것을 특징으로 한다.

이하 첨부도면 제1도 내지 제5를 참조하여 본 발명의 실시예를 더욱 상세히 설명한다.

제1도는 4M NAND형 플레시 메모리의 개략적인 블럭도를 나타내는 도면으로서, 본 발명에 대한 이해를 돕기 위해 간단히 동작을 살펴본다.

메모리 셀 어레이(19)는 복수개의 블럭(Block)(블럭 #0 내지 블럭#511)으로 나누어져 있고, 8개의 데이타 입출력 핀(Pin)(I/00 내지 I/07)에 각각 대응하는 8개의 열 블럭(Q0 내지 Q7)으로 나누어져 있다.

콘트롤버퍼(3)는 메모리장치 외부에서 입력되는 명령(Command)신호, 어드레스 신호 및 데이타의 입출력을 제어하는 수단이다.

CLEx(Command Latch Enable)신호가 하이(High)로 인에이블(Enable)되고,(Write Enable)신호가 하이에서 로우(Low)로 트랜지션(Transition)된 후 다시 하이로 트랜지션될 때, 상기 콘트롤 버퍼(3)는 명령신호의 입력을 지시하는 수단으로 동작하며, 이때 입출력 핀(I/00 내지 I/07)을 통해 상기 명령신호가 명령레지스터(Command Register)(13)에 입력된다.

상기 명령레지스터(13)에 저장된 정보는 일련의 소거, 프로그램 및 리드 동작등의 수행을 알리는 수단으로 동작한다.

ALEx(Address Latch Enable)가 하이 로 인에이블되고, 상기가 상기 명령신호 입력시와 동일한 형태로 트랜지션될 때, 상기 콘트롤버퍼(3)는 어드레스신호의 입력을 지시하는 수단으로 동작하며, 이 때 상기 입출력 핀(I/00 내지 I/07)을 통해 상기 어드레스신호가 X-어드레스버퍼(Address Buffer)(1)와 Y-어드레스버퍼(5)에 나뉘어 입력된다.

상기 X-어드레스(1)와 Y-어드레스버퍼(3)는 입력된 상기 어드레스신호를 저장하고 분배하기 위한 수단으로 동작한다.

X-프리데코더(Pre-Decoder)(7)는 상기 x-어드레스버퍼(1)의 출력을 데코딩(Decoding)하여 X-데코더(17)에 행 블럭선택신호를 출력시키고, 상기 X-데코더(17)는 상기 행 블럭선택신호에 따라 상기 메모리 셀 어레이(19)의 복수개의 행 블럭(블럭#0 내지 블럭#511)중 선택된 행 블럭을 활성화시킨다.

Y-프리데코더(5)는 상기 Y-어드레스버퍼(5)의 출력을 데코딩하여 Y-셀렉터(Selector)(23)에 열 블럭선택신호를 출력시키고, 상기 Y-셀렉터(23)는 상기 열 블럭선택신호에 따라 선택된 페이지버퍼(21)를 활성화시킨다.

데이타 I/O버퍼(25)는 8개의 데이타 입출력 핀(Pin)(I/00 내지 I/07)에 접속되어 있으며, 8비트(Bit)의 데이타를 입출력시키는 수단으로 동작한다.

제2도는 본 발명의 실시예에 의한 페이지버퍼의 구체 회로도를 나타내는 도면이다.

제2도에 도시된 페이지버퍼는 페이지단위가 비트라인 수에 비해 적은 경우, 예컨데 사용자가 일련의 프로그램 동작시 최소단위인 페이지단위가 한 입출력(I/O)당 32개이고 반면에 상기 한 입출력(I/O)당 할당되는 메모리 셀 어레이의 비트라인 수가 128개인 4M NAND형 플레시 메모리에 대한 예를 나타낸다.

상기 페이지버퍼는 입력되는 데이타를 일시 저장하는 저장수단(3)과, 상기 저장수단을 복수개의 제어신호에 의해 한개 이상의 비트라인에 접속시키는 제어수단(1)으로 구성된다.

제2도를 참조하여 상기 페이지버퍼의 프로그램시 동작을 살펴보면, 열 블럭선택신호(YA)에 의해 상기 저장수단(3)의 제5엔모스 트랜지스터(NMOS Transistor)(NL5)가 온(On)되고, 페이지 선택신호(SPB)에 의해 제4엔모스 트랜지스터(NL4)가 온됨으로써 상기 페이지버퍼가 선택된다.

프로그램 동작시, 데이타라인(D/L)을 통해 입력되는 데이타가 제1인버터(Inverter)(INV1)와 제2인버터(INV2)로 구성되는 래치(Latch)에 일시 저장된다.

제4도는 종래방법에 의한 페이지 프로그램의 타이밍도(Timing Diagram)로서, 제4도를 참조하여 종래방법에 의한 프로그램시 상기 페이지버퍼의 동작을 살펴보면, SBL신호가 전원전압 이상의 고전압(Vpass)으로 인가되면 상기 저장수단(3)의 제9인핸스먼트(Enhancement) 엔모스트랜지스터(NH9)가 온 됨으로써, 상기 제어수단(1)의 일정경로를 통해 접속되어 있는 4개의 비트라인(Bit Line)(B/L1,B/L2,B/L3,B/L4)중 선택되는 1개의 비트라인에 상기 래치의 데이타가 전달되어 메모리 셀에 저장된다. 예컨데 제1비트라인(B/L1)이 선택되다고 가정하면, 복수의 제1제어신호, 즉 BLSHF1 내지 BLSHF4중 BLSHF1신호만을 전원전압 이상의 고전압(Vpass)으로 활성화하여 상기 제어수단(1)의 제5인핸스먼트 엔모스트랜지스터(NH5)가 온된다.

또한 복수개의 제3제어신호, 즉 OPi1 내지 OPi4중 OPi1신호에만 접지전압(0V)을 인가하여 제1인핸스먼트 엔모스 트랜지스터(NH1)가 오프(off)됨으로써 상기 제1비트라인 만이 선택된다.

상기 선택되는 비트라인의 동작과 반대로 동작시켜 상기 선택되지 않는 비트라인들에는 전원전압(VDD)이 인가된다.

상기와 같은 프로그램방법을 사용한 테스트 방법은, 메모리 셀 어레이를 전부 테스트하는 데 소요되는 시간이 비트라인 수와 페이지 버퍼의 크기가 동일한 경우에 비해 더 많은 시간이 소요된다.

따라서 본 발명에서는 상기 종래방법에 의한 테스트시 소요되는 긴 테스트 시간을 줄이기 위해, 상기 페이지버퍼를 이용하여 갱 프로그램에 의한 테스트 방법을 고안하였다.

제3도 및 제5도를 참조하여 본 발명의 갱 프로그램에 의한 테스트 방법을 상세히 설명한다.

제3도는 상기 갱 프로그램을 수행하기 위한 제어신호 생성회로의 블럭도이고, 제5도는 상기 갱 프로그램에 의한 페이지 프로그램의 타이밍도를 나타낸다.

제3도를 참조하여, 상기 갱 프로그램 동작을 수행하기 위해서, 상기 제1도의 NAND형 플레시 메모리 블럭도에서 설명하였듯이 CLEx신호가 하이로 인에이블된 구단에서 입출력(I/O) 핀을 통해 명령이 입력되고, 상기 명령을 명령레지스터(13)가 받아들여 현재의 명령상태가 갱 프로그램 상태라는 것을 알리는 Sgang신호를 활성화시킨다.

또한 ALEx가 하이로 인에이블된 구간에서 상기 입출력(I/O)핀을 통해 어드레스가 입력되고, 상기 어드레스를 Y-어드레스버퍼(5)가 받아들여 4개의 Ai신호를 발생시킨다.

상기 Sgang신호와 상기 4개의 Ai신호는 Y-프리데코더(15)로 입력되고, 이때 상기 Sgang신호가 활성화되어 있는 상태에서는 상기 Ai신호와 무관하게 상기 Y-프리데코더(15)의 출력인 4개의 Yfrmi신호가 모두 하이로 활성화된다.

상기 Sgang신호가 활성화되어 있지 않은 상태에서는 상기 4개의 Ai신호에 의해 상기 4개의 Yfrmi신호중에서 선택된 1개의 Yfrmi신호만이 활성화된다.

상기 Sgang신호가 활성화되는 갱 프로그램 상태에서는 상기 4개의 Yfrmi신호 모두가 활성화됨으로써, 상기 4개의 Yfrmi신호를 입력으로 받아들이는 BLSHF신호생성기는 4개의 출력신호인 제1제어신호, 즉 BLSHF1신호 내지 BLSHF4신호를 모두 전원전압 이상의 고전압(Vpass)으로 활성화시킨다.

또한 상기 4개의 Ffrmi신호를 입력으로 받아들이는 OPi신호생성기는 4개의 출력신호인 제3제어신호, 즉 OPi1신호 내지 OP4신호를 모두 접지전압(0V)로 비활성화시킨다.

이에 따라 고전압(Vpass)으로 활성화된 상기 복수개의 제1제어신호, BLSHF1신호 내지 BLSHF4신호를 게이트 입력으로 받아들이는 제2도 페이지버퍼의 상기 제어수단(1)의 제5, 제6, 제7, 및 제8인핸스먼트 엔모스 트랜지스터(NH5,NH6,NH7,NH8)가 모두 온된다.

또한 접지전압(0V)으로 비활성된 상기 복수개의 제3제어신호, OPi1신호 내지 OPi4신호를 게이트 입력으로 받아들이는 제1, 제2, 제3, 제4인핸스먼트 엔모스 트랜지스터(NH1,NH2,NH3,NH4) 모두 오프(off)됨으로써, 4개의 비트라인(B/L1,B/L2,B/L3,B/L4) 모두가 선택된다.

이때 제2제어신호,에는 전원전압(Vcc)이 인가되고, 상기 제2제어신호를 게이트 입력으로 받아들이는 제1, 제2, 제3, 제4디플리션 트랜지스터(ND1,ND2,ND3,ND4)는 모두 온되어 있다.

따라서 제2도 페이지버퍼 저장수단(3)의 래치 데이타가 상기 4개의 비트라인(B/L1,B/L2,B/L3,B/L4)을 통해 메모리 셀 어레이에 동시에 프로그램이 될 수 있고, 또한 상기 페이지퍼버를 통한 리드(Read) 동작에 있어서도 상기 메모리 셀 어레이로부터 상기 4개의 비트라인(B/L1,B/L2,B/L3,B/L4)을 통해 동시에 데이타를 읽어내는 것이 가능하다.

따라서 상술한 본 발명에 의한 불휘발성 메모리장치, 특히 NAND형 플레시 메모리장치의 페이지버퍼 회로와 갱 프로그램에 의한 테스트 방법에 의하면, 상기 페이지버퍼가 복수개의 제어신호에 의해 제어되는 일정 경로를 통해 4개의 비트라인에 접속되어 있고, 상기 갱 프로그램 방법에 의하여 상기 4개의 비트라인을 동시에 선택할 수 있으므로, 상기 4개의 비트라인을 통해 메모리 셀 어레이에 동시에 데이타를 프로그램할 수 있고, 또한 상기 메모리 셀 어레이로부터 동시에 데이타를 리드할 수 있다.

이에 따라 테스트 시간을 줄일 수 있고 또한 테스트 원가를 절약하여 제조원가를 줄일 수 있다.

더하여 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (4)

1. 페이지 수가 비트라인 수보다 적은 불휘발성 메모리장치의 페이지버퍼 회로에 있어서, 입력되는 데이타를 일시 저장하는 저장수단(3); 상기 각각의 비트라인과 상기 저장수단 사이에 대응되는 제어신호가 인가되는 복수개의 제어 트랜지스터들을 포함하고, 프로그램 및 리드 동작시 상기 제어신호들의 상태에 응답하여 상기 제어 트랜지스터들의 턴온 및 턴오프가 결정되어 상기 저장수단을 상기 복수개의 비트라인에 동시에 접속시키는 제어수단(1)을 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 페이지버퍼회로.
2. 제1항에 있어서, 상기 저장수단(3)이, 입력단과 출력단이 서로 맞물려 래치형태를 이루는 제1인버터(INV1)와 제2인버터(INV2), 상기 제2인버터(INV2)의 출력단과 데이터라인(D/L) 사이에 직렬접속되고 게이트에 페이지버퍼 선택신호(SPB)가 접속되는 제4엔모스 트랜지스터(ML4)와 게이트에 블럭선택신호(YA)가 접속되는 제5엔모스 트랜지스터(NL5), 상기 제2인버터(INV2)의 출력단에 입력단이 접속되고 출력단이 상기 제4엔모스 트랜지스터(NL4)와 제5엔모스 트랜지스터(NL5)사이의 접점에 접속되는 트라이스테이트형의 제3인버터(INV3), 상기 제1인버터(INV1)의 출력단과 접지전원(Vss) 사이에 직렬접속되고 게이트가 정전류(100)의 출력단에 접속되는 제2엔모스 트랜지스터(NL2)와 게이트가 제어신호인 Olatch에 접속되는 제3엔모스 트랜지스터(NL3), 상기 제2인버터(INV2)의 출력단과 상기 제어수단 사이에 접속되고 게이트에 비트라인선택신호인 SBL이 접속되는 제9인핸스먼트 엔모스 트랜지스터(NH9), 상기 제9인핸스먼트 엔모스 트랜지스터(NH9)와 상기 제어수단(1) 사이에 접점에 한쪽이 접속되고 다른한쪽에 접지전원(Vss)이 접속되며 게이트에 제어신호인 DCB가 접속되는 제1엔모스 트랜지스터(NL1), 상기 제9인핸스먼트 엔모스 트랜지스터(NH9)와 상기 제어수단(1) 사이의 접점에 출력단이 접속되는 정전류원(100)을 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 페이지버퍼회로.
3. 제1항에 있어서, 상기 제어수단(1)이, 상기 제어수단(3)과 병렬접속되고 게이트에 각각 제1제어신호(BLSHF1,...)가 접속되는 2개 이상의 인핸스먼트 엔모스 트랜지스터(NM5,...)들, 상기 2개 이상의 인핸스먼트 엔모스 트랜지스터들(NM5,...)의 다른 한쪽과 2개 이상의 비트라이(B/N1...)사이에 각각 접속되고 게이트에 동일한 제2제어신호(***)가 접속되는 2개 이상의 디플리션(Depletion) 트랜지스터(ND1,...)들, 상기 2개의 이상의 인핸스먼트 엔모스 트랜지스터(NM5,...)들과 상기 2개 이상의 디플리션(Depletion)트랜지스터(ND1,...)들 사이의 접점들에 한쪽이 각각 접속되고 다른 한쪽이 전원전압(Vdd)에 각각 접속되며 게이트에 각각의 제3제어신호(OPi1,...)가 접속되는 2개 이상의 인핸스먼트 엔모스 트랜지스터(NM1,...)를 구비하는 것을 특징으로 하는 불휘발성 메모리장치의 페이지버퍼회로.
4. 입력되는 데이타를 일시 저장하는 저장수단과 복수개의 비트라인들과 상기 저장수단 사이에 접속되고 복수개의 제1제어신호들, 하나의 제2제어신호, 및 복수개의 제3제어신호들에 응답하는 제어수단을 구비하는 불휘발성 메모리장치의 테스트 방법에 있어서, 상기 복수개의 제1제어신호에 모두 전원전압(Vcc) 이상의 고전압(Vpass)을 인가하는 단계; 상기 하나의 제2제어신호에 전원전압을 인가하는 단계; 및 상기 복수개의 제3제어신호에 모두 접지전압(Vss)을 인가하는 단계를 구비하여, 상기 복수개의 비트라인을 모두 선택하고 상기 복수개의 비트라인을 통해 동시에 프로그램하거나 동시에 리드하는 것을 특징으로 하는 불휘발성 메모리장치의 테스트 방법.