JPS61250739A - デ−タソ−スシステム - Google Patents
デ−タソ−スシステムInfo
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- JPS61250739A JPS61250739A JP61096624A JP9662486A JPS61250739A JP S61250739 A JPS61250739 A JP S61250739A JP 61096624 A JP61096624 A JP 61096624A JP 9662486 A JP9662486 A JP 9662486A JP S61250739 A JPS61250739 A JP S61250739A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data source
- flip
- source system
- flop
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、カウンタと比較装置を含み、カウンタが比較
装置にストアされているカウンタ位置に到達する際に制
御信号を比較装置の制御信号出力端子に発生するデータ
ソース回路を具えるデータソースシステムに関するもの
である。
装置にストアされているカウンタ位置に到達する際に制
御信号を比較装置の制御信号出力端子に発生するデータ
ソース回路を具えるデータソースシステムに関するもの
である。
本発明は、更に、演算装置と、プログラムメモリと、い
くかつのレジスタ及び人出力レジスタ形態の通信手段と
、これらの素子を互に及び環境に接続するバス接続手段
とを含むデジタル信号処理用プログラマブルプロセッサ
にも関するものである。
くかつのレジスタ及び人出力レジスタ形態の通信手段と
、これらの素子を互に及び環境に接続するバス接続手段
とを含むデジタル信号処理用プログラマブルプロセッサ
にも関するものである。
本発明は、更に、半導体基板上に集積化されたデータソ
ース回路を含むデータソース回路及びプログラマブルプ
ロセッサにも関するものである。
ース回路を含むデータソース回路及びプログラマブルプ
ロセッサにも関するものである。
プロセッサ及び制御装置を含むデジタルデータソースシ
ステムにおいては、しばしばデータライン又は内部パス
ラインをカウンタの位置に応じて制御する必要がある。
ステムにおいては、しばしばデータライン又は内部パス
ラインをカウンタの位置に応じて制御する必要がある。
このカウンタは例えばクロックパルス又は外部入力パル
スをカウントする（タイマ又はイベントカウンタ）。信
号をラインに供給すべきカウンタ位置は比較レジスタに
置かれる。そして比較器が、カウンタの位置をこのレジ
スタの内容と比較する。一致が検出されると、信号が出
され、これにより例えば出力レジスタの状態の切り換え
又は割込みが発生される。これがため、このように制御
すべき各ライン毎にレジスタと比較器を設ける必要があ
る。
スをカウントする（タイマ又はイベントカウンタ）。信
号をラインに供給すべきカウンタ位置は比較レジスタに
置かれる。そして比較器が、カウンタの位置をこのレジ
スタの内容と比較する。一致が検出されると、信号が出
され、これにより例えば出力レジスタの状態の切り換え
又は割込みが発生される。これがため、このように制御
すべき各ライン毎にレジスタと比較器を設ける必要があ
る。
制御すべき所定のライン数に対し必要とされる比較器の
数を低減するためには、インテルマイクロコントローラ
８０９６ （ｒＢｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ
Ｊ１９８２年８月５日、第１６５〜１７３頁参照）のよ
うな解決法を用いることができる。この方法では１個の
比較器と、所定のカウンタ位置と制御すべき関連するラ
インとを規定する連想記憶装置を用いる。
数を低減するためには、インテルマイクロコントローラ
８０９６ （ｒＢｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ
Ｊ１９８２年８月５日、第１６５〜１７３頁参照）のよ
うな解決法を用いることができる。この方法では１個の
比較器と、所定のカウンタ位置と制御すべき関連するラ
インとを規定する連想記憶装置を用いる。
このために連想記憶装置の出力端子を比較器の出力信号
も受信する出力回路に接続する。この出力回路は、比較
器の出力信号の受信時に、連想記憶装置のコマンドフィ
ールドを用いて出力ラインを制御する。斯かる解決法は
１個の比較装置を用いるだけで、多数の出力ラインを正
確に規定された瞬時に（同時に）制御するという要件を
満足するが、かなり費用がかかるという欠点がある。
も受信する出力回路に接続する。この出力回路は、比較
器の出力信号の受信時に、連想記憶装置のコマンドフィ
ールドを用いて出力ラインを制御する。斯かる解決法は
１個の比較装置を用いるだけで、多数の出力ラインを正
確に規定された瞬時に（同時に）制御するという要件を
満足するが、かなり費用がかかるという欠点がある。
本発明の目的は、１個の比較装置を用いるのみで所望数
のデータラインを種々のカウンタ位置に応じて（高い繰
返し周波数で同時に）制御し得る一層安価なデータソー
ス回路を含むデータソースシステム又はプログラマブル
プロセッサを提供することにある。
のデータラインを種々のカウンタ位置に応じて（高い繰
返し周波数で同時に）制御し得る一層安価なデータソー
ス回路を含むデータソースシステム又はプログラマブル
プロセッサを提供することにある。
この目的を達成するために、本発明のデータソースシス
テムにおいては、最初に所定の論理状態にセットされ、
次いで前記制御信号の発生に応答してその論理状態に応
じて１個以上の出力ライン上に信号を発生する少なくと
も１個の決定装置を設けたことを特徴とする。本発明に
よるデータソースシステムにふいては、所定の論理状態
を決定装置にストアすると共に関連するカウンタ位置（
関連する瞬時）を比較装置にストアするので、これらの
論理状態及び関連するカウンタ位置を発生し且／又は供
給した或いはストアしていた装置を次の論理状態及び関
連する瞬時を決定し、ストア又は供給するために或いは
他の操作のために再び使用し得るようになるという利点
が得られる。
テムにおいては、最初に所定の論理状態にセットされ、
次いで前記制御信号の発生に応答してその論理状態に応
じて１個以上の出力ライン上に信号を発生する少なくと
も１個の決定装置を設けたことを特徴とする。本発明に
よるデータソースシステムにふいては、所定の論理状態
を決定装置にストアすると共に関連するカウンタ位置（
関連する瞬時）を比較装置にストアするので、これらの
論理状態及び関連するカウンタ位置を発生し且／又は供
給した或いはストアしていた装置を次の論理状態及び関
連する瞬時を決定し、ストア又は供給するために或いは
他の操作のために再び使用し得るようになるという利点
が得られる。
本発明によるデータソースシステムの好適例に右いては
、決定装置は複数個のフリップフロップと、同数の論理
ゲートを含み、各フリップフロップの出力端子を関連す
る論理ゲートの入力端子に接続し、各論理ゲートの他方
の入力端子を比較装置の出力端子に接続し、これらゲー
トの出力により出力ラインを制御するよう構成する。
、決定装置は複数個のフリップフロップと、同数の論理
ゲートを含み、各フリップフロップの出力端子を関連す
る論理ゲートの入力端子に接続し、各論理ゲートの他方
の入力端子を比較装置の出力端子に接続し、これらゲー
トの出力により出力ラインを制御するよう構成する。
本発明によるデータソースシステムによれば、複数個の
ラインを１個の比較レジスタと１個の比較器により種々
のカウンタ位置に応じて制御することができる。この目
的のために、制御すべき各ラインに対し少なくとも１個
のフリップフロップを含む決定装置を設ける。このフリ
ップフロップの状態によって関連するラインを比較器出
力で制御するか否かを決定する。比較レジスタをロード
して信号を供給するカウンタ位置を設定する際に、決定
装置もロードしてどのラインがこの信号を受信するかを
設定する。
ラインを１個の比較レジスタと１個の比較器により種々
のカウンタ位置に応じて制御することができる。この目
的のために、制御すべき各ラインに対し少なくとも１個
のフリップフロップを含む決定装置を設ける。このフリ
ップフロップの状態によって関連するラインを比較器出
力で制御するか否かを決定する。比較レジスタをロード
して信号を供給するカウンタ位置を設定する際に、決定
装置もロードしてどのラインがこの信号を受信するかを
設定する。
本発明によるデータソースシステム用のプログラマブル
プロセッサは、カウンタと比較装置を含み、カウンタが
比較装置にストアされているカウンタ位置に到達する際
に制御信号を比較装置の制御信号出力端子に発生するデ
ータソース回路を具えていると共に、初めに所定の論理
状態にセットされ、次いで前記制御信号の発生に応答し
てその論理状態に応じて１個以上の出力ライン上に信号
を発生する少なくとも１個の決定装置を設けてあること
を特徴とする。斯かるプロセッサにおいては、所定の論
理状態及びカウンタ位置のローディング後はプロセッサ
に、種々の出力ラインの制御瞬時に何の影響も与えるこ
となく他のオペレーションを行わせることができる。
プロセッサは、カウンタと比較装置を含み、カウンタが
比較装置にストアされているカウンタ位置に到達する際
に制御信号を比較装置の制御信号出力端子に発生するデ
ータソース回路を具えていると共に、初めに所定の論理
状態にセットされ、次いで前記制御信号の発生に応答し
てその論理状態に応じて１個以上の出力ライン上に信号
を発生する少なくとも１個の決定装置を設けてあること
を特徴とする。斯かるプロセッサにおいては、所定の論
理状態及びカウンタ位置のローディング後はプロセッサ
に、種々の出力ラインの制御瞬時に何の影響も与えるこ
となく他のオペレーションを行わせることができる。
本発明によるプロセッサの好適例においては、比較装置
の入力端子と決定装置の入力端子をバス接続手段に接続
する。斯かるプロセッサの利点は、プロセッサのバス接
続手段が出力ライン及び従って出力レジスタの制御に必
要とされず、バス接続手段を他の目的（ＡＬＵ、レジス
タ等）に使用することができる点にある。
の入力端子と決定装置の入力端子をバス接続手段に接続
する。斯かるプロセッサの利点は、プロセッサのバス接
続手段が出力ライン及び従って出力レジスタの制御に必
要とされず、バス接続手段を他の目的（ＡＬＵ、レジス
タ等）に使用することができる点にある。
図面につき本発明を説明する。
第１図に示す本発明によるデータソースシステム１０は
データ送信装置Ｓと、少なくとも１個のデータソース回
路１１と、バス接続手段８と、複数のデータ受信装置Ｒ
を含んでいる。データソース回路１１は、カウンタ１と
、少なくとも１個の比較装置３と、決定装置４と、出力
ライン５と、出力レジスタ７とを含んでいる。カウンタ
１はその入力端子２からカウントパルスを受信するリン
グカウンタである。カウンタの位置は各カウントパルス
ごとに１つづつ増加又は減少する。最大又は最小位置に
到達すると、カウンタ１は最小又は最大位置に戻る。
データ送信装置Ｓと、少なくとも１個のデータソース回
路１１と、バス接続手段８と、複数のデータ受信装置Ｒ
を含んでいる。データソース回路１１は、カウンタ１と
、少なくとも１個の比較装置３と、決定装置４と、出力
ライン５と、出力レジスタ７とを含んでいる。カウンタ
１はその入力端子２からカウントパルスを受信するリン
グカウンタである。カウンタの位置は各カウントパルス
ごとに１つづつ増加又は減少する。最大又は最小位置に
到達すると、カウンタ１は最小又は最大位置に戻る。
比較装置３は比較器３ａと比較レジスタ３ｂとを含んで
いる。決定装置４はどのライン５に比較器６の出力端子
の信号を通すかを決定する。本例では出力ライン５は出
力レジスタ７０入力端子を制御する。しかし、ライン５
上の信号は他の制御のために使用することもできる。
いる。決定装置４はどのライン５に比較器６の出力端子
の信号を通すかを決定する。本例では出力ライン５は出
力レジスタ７０入力端子を制御する。しかし、ライン５
上の信号は他の制御のために使用することもできる。
比較レジスタ３ｂと決定装置４は双方向バス８を経てロ
ードすることができる。更にカウンタはバス８を経てリ
ードすることができる。出力レジスタ７はライン５のみ
ならず、バス８を経てロードすることができる。アドレ
スラインは図を簡単とするために図では省略しである。
ードすることができる。更にカウンタはバス８を経てリ
ードすることができる。出力レジスタ７はライン５のみ
ならず、バス８を経てロードすることができる。アドレ
スラインは図を簡単とするために図では省略しである。
カウンタ１が比較レジスタ３ｂ内にストアされている位
置に到達すると、比較器３ａは出力端子６に信号を発生
する。
置に到達すると、比較器３ａは出力端子６に信号を発生
する。
この信号は決定装置４を経ていくかつのライン５に供給
される。この信号を受けとるライン５は決定装置４の状
態により決定される。
される。この信号を受けとるライン５は決定装置４の状
態により決定される。
ライン５は出力レジスタ７の入力端子に接続される。こ
れら入力端子はセット入力端子、リセット入力端子又は
変更入力端子とすることができる。
れら入力端子はセット入力端子、リセット入力端子又は
変更入力端子とすることができる。
レジスタ７の出力端子はデータライン９を経てそれぞれ
の受信装置Ｒに接続される。
の受信装置Ｒに接続される。
第２図から明らかなように、決定装置４は複数個のフリ
ップフロップＰＦ１． ＦＦ２．・・・・ｆ’Ｆ４と、
同数のＡＮＤゲート８１．８２．・・・・Ｅ４とから成
る。これらブリップフロップの入力端子はバス８に接続
する。
ップフロップＰＦ１． ＦＦ２．・・・・ｆ’Ｆ４と、
同数のＡＮＤゲート８１．８２．・・・・Ｅ４とから成
る。これらブリップフロップの入力端子はバス８に接続
する。
各フリップフロップの出力端子は関連するＡＮＤゲート
の入力端子に接続する。各ＡＮＤゲートの第２入力端子
は比較器３ａの出力端子に接続する。決定装置４のフリ
ップフロップｆ’Ｐ１． ＦＦ２．・・・・・Ｆ′Ｉ？
４を所望の状態にセットしてＡＮＤゲー）８１．８２．
・・・・・Ｅ４のどれが比較器３ａの信号をこの信号の
発生時に通すかを決定することができる。
の入力端子に接続する。各ＡＮＤゲートの第２入力端子
は比較器３ａの出力端子に接続する。決定装置４のフリ
ップフロップｆ’Ｐ１． ＦＦ２．・・・・・Ｆ′Ｉ？
４を所望の状態にセットしてＡＮＤゲー）８１．８２．
・・・・・Ｅ４のどれが比較器３ａの信号をこの信号の
発生時に通すかを決定することができる。
第１図に示すデータソース回路１１は基板上に集積する
のに好適である。更に、この回路１１は既知の（プログ
ラマブル）プロセッサと組合せてデータソースシステム
１０に使用するのに好適である。
のに好適である。更に、この回路１１は既知の（プログ
ラマブル）プロセッサと組合せてデータソースシステム
１０に使用するのに好適である。
第３図は、通常の如く演算装置１０２と、特にアキュム
レータ１０４、スタプクポインタ１０６、データポイン
タ１０８のようないくつかの専用レジスタと、多目的に
使用されるＢ−レジスタ１１０ と、４個の入／出力レ
ジスタ１１２．１１４．１１６及び１１８と、これらの
素子を相互接続し環境と交信可能にする内部バス接続手
段１２０とを含む本発明によるプログラマブルプロセッ
サ１００のブロック図を示す。
レータ１０４、スタプクポインタ１０６、データポイン
タ１０８のようないくつかの専用レジスタと、多目的に
使用されるＢ−レジスタ１１０ と、４個の入／出力レ
ジスタ１１２．１１４．１１６及び１１８と、これらの
素子を相互接続し環境と交信可能にする内部バス接続手
段１２０とを含む本発明によるプログラマブルプロセッ
サ１００のブロック図を示す。
このプロセッサ１００は更にプログラムメモリ１２２、
アドレスバス１２６を経てプログラムアドレスメモリ１
２８に接続されたプログラムカウンタ１２４と、他のア
ドレスレジスタ１３０ と、ランダムアクセスメモ！Ｊ
１３２ （ＳＲＡＭ） とを含む。プロセッサ１０
０は更にタイマ／制御装置１３４を含み、この制御装置
は内部バス１２０に接続されると共に環境から及ｄ環境
への入力及び出力端子１３６を含んでいる。人出力レジ
スタ１１２．１１４．１１６及び１１８の各々はそれぞ
れのバッファ回路１１２ａ、 １１４ａ、 １１６ａ
及び１１８ａを介して環境へ及び環境からアクセスする
ことができる。
アドレスバス１２６を経てプログラムアドレスメモリ１
２８に接続されたプログラムカウンタ１２４と、他のア
ドレスレジスタ１３０ と、ランダムアクセスメモ！Ｊ
１３２ （ＳＲＡＭ） とを含む。プロセッサ１０
０は更にタイマ／制御装置１３４を含み、この制御装置
は内部バス１２０に接続されると共に環境から及ｄ環境
への入力及び出力端子１３６を含んでいる。人出力レジ
スタ１１２．１１４．１１６及び１１８の各々はそれぞ
れのバッファ回路１１２ａ、 １１４ａ、 １１６ａ
及び１１８ａを介して環境へ及び環境からアクセスする
ことができる。
本発明によるプロセッサ１００は、更に、カウンタ１４
０と、少なくとも１個の比較装置１４２と、決定装置１
４４とを具えるデータソースシステムを含む。第３図に
示す実施例ではプロセッサ１００は同一のカウンタ１４
０と第２比較装置１４６と第２決定装置１４８とを具え
る第２データソース回路と、タイマレジスタ１５０を含
んでいる。本発明によるプロセッサ１００の素子１４０
〜１５０の動作は次のように要約することができる。各
決定装置１４４．１４８及び比較装置１４２．１４６は
内部バス１２０を介してロードすることができる。カウ
ンタ１４０はタイマ／制御装置１３４からパルスを受信
する。カウンタ１４０は零から最大値までカウントする
と次のカウントパルスに応答してオーバーフロー信号を
発生して零に戻るリングカウンタである。比較装置１４
２．１４６はその内容をカウンタ１４０の位置と比較し
て制御信号を接続線１５２．１５４を経て決定装置１４
４．１４８に供給する。次いで決定装置１４４．１４８
がそれらの内容をライン１５６．１５８を経て出力レジ
スタ１１２に転送する。プロセッサ１００の公知の部分
に決定装置１４４．１４８、比較装置１４２．１４６及
びカウンタ１４０を付加することにより、データをプロ
セッサ１００から環境へと、正確に規定された（ソフト
ウェアで決定された）瞬時に、内部バス１２０ 、ＡＬ
Ｕ１０２、前記の専用レジスタ等を必要とすることなく
且つそれらの動作を禁止することなく、供給することが
できる。また、新しい瞬時又は新しいデータをプロセッ
サ１００で制御される装置の制御に即時使用できるよう
に予め定めることができる利点がある。
０と、少なくとも１個の比較装置１４２と、決定装置１
４４とを具えるデータソースシステムを含む。第３図に
示す実施例ではプロセッサ１００は同一のカウンタ１４
０と第２比較装置１４６と第２決定装置１４８とを具え
る第２データソース回路と、タイマレジスタ１５０を含
んでいる。本発明によるプロセッサ１００の素子１４０
〜１５０の動作は次のように要約することができる。各
決定装置１４４．１４８及び比較装置１４２．１４６は
内部バス１２０を介してロードすることができる。カウ
ンタ１４０はタイマ／制御装置１３４からパルスを受信
する。カウンタ１４０は零から最大値までカウントする
と次のカウントパルスに応答してオーバーフロー信号を
発生して零に戻るリングカウンタである。比較装置１４
２．１４６はその内容をカウンタ１４０の位置と比較し
て制御信号を接続線１５２．１５４を経て決定装置１４
４．１４８に供給する。次いで決定装置１４４．１４８
がそれらの内容をライン１５６．１５８を経て出力レジ
スタ１１２に転送する。プロセッサ１００の公知の部分
に決定装置１４４．１４８、比較装置１４２．１４６及
びカウンタ１４０を付加することにより、データをプロ
セッサ１００から環境へと、正確に規定された（ソフト
ウェアで決定された）瞬時に、内部バス１２０ 、ＡＬ
Ｕ１０２、前記の専用レジスタ等を必要とすることなく
且つそれらの動作を禁止することなく、供給することが
できる。また、新しい瞬時又は新しいデータをプロセッ
サ１００で制御される装置の制御に即時使用できるよう
に予め定めることができる利点がある。
第３図に示すプロセッサ１００は半導体基板上に集積化
するのに好適であること明らかである。第３図に示す決
定装置１４４．１４８、比較装置１４２．１４６、カウ
ンタ１４０及び出力レジスタ１１２は第１及び第２図に
つき述べたように構成することができる。
するのに好適であること明らかである。第３図に示す決
定装置１４４．１４８、比較装置１４２．１４６、カウ
ンタ１４０及び出力レジスタ１１２は第１及び第２図に
つき述べたように構成することができる。
以上の説明から、各決定装置１４４．１４８は各別の出
力レジスタを制御することができること明らかであり、
この目的のために、出力レジスタに複数個のトグルプリ
ップフロップ回路を含ませることができる。しかし、第
３図では出力レジスタ１１２を出力ライン１５６．１５
８を経て両方の決定装置１４４．１４８に接続している
。斯かる構成は出力レジスタの種々のＲ−Ｓフリップフ
ロップを一方の決定装置（１４４）でセット状態（論理
“ｌ”）にセットし、他方の決定装置（１４８）でリセ
ット状態（論理＝０”）にリセットすれば使用すること
ができる。
力レジスタを制御することができること明らかであり、
この目的のために、出力レジスタに複数個のトグルプリ
ップフロップ回路を含ませることができる。しかし、第
３図では出力レジスタ１１２を出力ライン１５６．１５
８を経て両方の決定装置１４４．１４８に接続している
。斯かる構成は出力レジスタの種々のＲ−Ｓフリップフ
ロップを一方の決定装置（１４４）でセット状態（論理
“ｌ”）にセットし、他方の決定装置（１４８）でリセ
ット状態（論理＝０”）にリセットすれば使用すること
ができる。
第３図から明らかなように、出力レジスタ１１２はバス
１２０にも接続する。第４図は出力レジスタ１１２の１
個のフリップフロップ４０の一実施例を示す。本例フリ
ップフロップ４０はマスクセクションＭとスレーブセク
ションＳを含み、各セクションは２個の循環結合インバ
ータＩ）ＩＩＩ Ｉｗｘ： １ｇ＋、 １ｓ２を含んで
いる。インバータＩｓａの出力端子がフリップフロップ
４０の第１出力端子Ｑに接続され、出力端子Ｑに接続さ
れた他のインバータ■。の出力端子がフリップフロップ
４０の反転出力端子Ｑを構成する。フリップフロップ４
０は、更に、入力接続点Ａに接続された別の入力端子Ｔ
ＢＳＴを具え、この端子から他の制御信号と無関係にテ
スト信号をフリップフロップ４０に供給することができ
ると共に、例えばプロセッサ１００の電源がスイッチオ
ンされるときにフリップフロップ４０を所望の初期論理
状態にする“パワーオンクリア”信号を供給することも
できる。
１２０にも接続する。第４図は出力レジスタ１１２の１
個のフリップフロップ４０の一実施例を示す。本例フリ
ップフロップ４０はマスクセクションＭとスレーブセク
ションＳを含み、各セクションは２個の循環結合インバ
ータＩ）ＩＩＩ Ｉｗｘ： １ｇ＋、 １ｓ２を含んで
いる。インバータＩｓａの出力端子がフリップフロップ
４０の第１出力端子Ｑに接続され、出力端子Ｑに接続さ
れた他のインバータ■。の出力端子がフリップフロップ
４０の反転出力端子Ｑを構成する。フリップフロップ４
０は、更に、入力接続点Ａに接続された別の入力端子Ｔ
ＢＳＴを具え、この端子から他の制御信号と無関係にテ
スト信号をフリップフロップ４０に供給することができ
ると共に、例えばプロセッサ１００の電源がスイッチオ
ンされるときにフリップフロップ４０を所望の初期論理
状態にする“パワーオンクリア”信号を供給することも
できる。
決定装置１４４０２個のフリップフロップの出力端子Ｄ
１及び口２を論理ゲー）Ｌの入力端子に接続し、このゲ
ートの出力でフリップフロップを制御する。
１及び口２を論理ゲー）Ｌの入力端子に接続し、このゲ
ートの出力でフリップフロップを制御する。
論理ゲー）Ｌは比較装置１４６により発生された接続線
１５４上の時間制御信号Ｔも受信する。フリップフロッ
プ４０の動作はクロックパルスＣＭ （マスクセクショ
ンＭのためのクロックパルス）とクロックパルスＣ８（
スレーブセクションＳのためのクロックパルス）により
制御される。クロックパルスＣ８はトランジスタＴＳを
ターンオンし、スレーブセクションＳをマスクセクショ
ンＭの論理状態にすることができる。クロックＣＭはト
ランジスタＴＭを制御して点Ｂの論理状態をマスクセク
ションＭに転送する。図示の論理ゲートＬはフリップフ
ロップ４０を信号Ｔ、０１，０２に応じて次のように制
御する。
１５４上の時間制御信号Ｔも受信する。フリップフロッ
プ４０の動作はクロックパルスＣＭ （マスクセクショ
ンＭのためのクロックパルス）とクロックパルスＣ８（
スレーブセクションＳのためのクロックパルス）により
制御される。クロックパルスＣ８はトランジスタＴＳを
ターンオンし、スレーブセクションＳをマスクセクショ
ンＭの論理状態にすることができる。クロックＣＭはト
ランジスタＴＭを制御して点Ｂの論理状態をマスクセク
ションＭに転送する。図示の論理ゲートＬはフリップフ
ロップ４０を信号Ｔ、０１，０２に応じて次のように制
御する。
比較器出力信号Ｔが“低”レベルのとき、信号０１１０
２はフリップフロップ４０に何の影響も与えない。信号
Ｔが“高”レベルになると、信号Ｄ１１ ［＋。
２はフリップフロップ４０に何の影響も与えない。信号
Ｔが“高”レベルになると、信号Ｄ１１ ［＋。
は下表に示す作用をする。
状態 Ｔ Ｏ＋ ０２
フリップフロップ４０の論理状態 １ 高 低 低 変化せず２
高 高 低 バス１２０ の状態
３ 高 低 高 低４
高 高 高 高状態１はクロック
パルスＣＭをトランジスタＴＭに供給する３個の並列接
続トランジスタＴ、、 Ｔ、、 ’ｒ。
フリップフロップ４０の論理状態 １ 高 低 低 変化せず２
高 高 低 バス１２０ の状態
３ 高 低 高 低４
高 高 高 高状態１はクロック
パルスＣＭをトランジスタＴＭに供給する３個の並列接
続トランジスタＴ、、 Ｔ、、 ’ｒ。
により実現される。クロックパルスＣＭは信号ＤＩ＋０
２及びＴが全て低レベルの場合にのみトランジスタＴ３
に供給されない。これがため信号０１１ ［１，は比較
信号Ｔが高レベルのときのみ作用する。反転信号Ｔは既
知のようにインバータＩＴＩにより信号Ｔを反転して得
られる。状態３及び４はゲート電極に信号Ｄ２及びＴを
それぞれ受信する２個の直列接続トランジスタＴ４及び
Ｔ５により実現される。信号り、は主電極（ドレイン）
に供給される。トランジスタＴ４及びＴ、がともにター
ンオンであれば信号Ｄ１の論理状態（高又は低）に応じ
て接続点Ｂが高又は低論理状態になる。この接続点の論
理状態はトランジスタＴＭのターンオンと同時にフリッ
プフロップ４０に転送される。
２及びＴが全て低レベルの場合にのみトランジスタＴ３
に供給されない。これがため信号０１１ ［１，は比較
信号Ｔが高レベルのときのみ作用する。反転信号Ｔは既
知のようにインバータＩＴＩにより信号Ｔを反転して得
られる。状態３及び４はゲート電極に信号Ｄ２及びＴを
それぞれ受信する２個の直列接続トランジスタＴ４及び
Ｔ５により実現される。信号り、は主電極（ドレイン）
に供給される。トランジスタＴ４及びＴ、がともにター
ンオンであれば信号Ｄ１の論理状態（高又は低）に応じ
て接続点Ｂが高又は低論理状態になる。この接続点の論
理状態はトランジスタＴＭのターンオンと同時にフリッ
プフロップ４０に転送される。
状態２は信号Ｔ、Ｄ、及びＤ２がそれぞれ高、高及び低
のときに発生する。このとき、トランジスタＴＢがター
ンオンしなければならない。しかし、信号口、及びＤ２
がフリップフロップ４０に影響を与えることができない
とき（信号Ｔが低レベルのとき）、フリップフロップ４
０はバス１２０のデータにアクセス可能のままとする必
要がある。これがため、このときもトランジスタＴＢを
ターンオンする必要がある。以上から、トランジスタＴ
Ｏは状態」、３及び４においてのみターンオフする必要
がある。信号Ｔが低レベルのとき、インバータＩＴ２か
ら高レベル信号がダイオードとして接続したトランジス
タＴ６を経てトランジスタＴＯのゲート電極に供給され
る（インバータＩＴＩの出力を使用することもできるが
、この接続は図を簡単にするために省略した〉。信号Ｔ
はトランジスタＴ７に供給され、信号Ｄ２はトランジス
タＴ８に供給される。トランジスタＴＯは信号Ｔ及びＤ
２が高レベルのときく状態３．４）、信号り、と無関係
にターンオフする。更にトランジスタＴＢは信号Ｔが高
、信号Ｄ１及びＤ２が低レベルのとき（状態１）も、信
号Ｔ、Ｄ、及びＤ２がトランジスタＴｌｌ Ｔ２． Ｔ
ｓに供給されるためにターンオフする。トランジスタＴ
ｌｌ Ｔ２及びＴ、は状態１においてターンオフするた
め、トランジスタＴＭはクロックパルスＣＭを受信せず
、従ってターンオフし、フリップフロップ４０の論理状
態は変化しない。
のときに発生する。このとき、トランジスタＴＢがター
ンオンしなければならない。しかし、信号口、及びＤ２
がフリップフロップ４０に影響を与えることができない
とき（信号Ｔが低レベルのとき）、フリップフロップ４
０はバス１２０のデータにアクセス可能のままとする必
要がある。これがため、このときもトランジスタＴＢを
ターンオンする必要がある。以上から、トランジスタＴ
Ｏは状態」、３及び４においてのみターンオフする必要
がある。信号Ｔが低レベルのとき、インバータＩＴ２か
ら高レベル信号がダイオードとして接続したトランジス
タＴ６を経てトランジスタＴＯのゲート電極に供給され
る（インバータＩＴＩの出力を使用することもできるが
、この接続は図を簡単にするために省略した〉。信号Ｔ
はトランジスタＴ７に供給され、信号Ｄ２はトランジス
タＴ８に供給される。トランジスタＴＯは信号Ｔ及びＤ
２が高レベルのときく状態３．４）、信号り、と無関係
にターンオフする。更にトランジスタＴＢは信号Ｔが高
、信号Ｄ１及びＤ２が低レベルのとき（状態１）も、信
号Ｔ、Ｄ、及びＤ２がトランジスタＴｌｌ Ｔ２． Ｔ
ｓに供給されるためにターンオフする。トランジスタＴ
ｌｌ Ｔ２及びＴ、は状態１においてターンオフするた
め、トランジスタＴＭはクロックパルスＣＭを受信せず
、従ってターンオフし、フリップフロップ４０の論理状
態は変化しない。
第４図に示す回路４０の代わりに次のようなもっと簡単
な回路を用いることができる。出力端子り。
な回路を用いることができる。出力端子り。
及び口２を（正）エツジトリガＪＫフリップフロップの
Ｊ及びに入力端子にそれぞれ接続し、比較装置１５４（
又は１５２）の出力信号をこのＪＫフリップフロップの
クロック入力端子に供給する。このＪにフリップフロッ
プの出力を出力レジスタ１１２に供給する。斯かる回路
は下表に示す状態を示す。
Ｊ及びに入力端子にそれぞれ接続し、比較装置１５４（
又は１５２）の出力信号をこのＪＫフリップフロップの
クロック入力端子に供給する。このＪにフリップフロッ
プの出力を出力レジスタ１１２に供給する。斯かる回路
は下表に示す状態を示す。
状ＷＪ ＤＩ ０２ ”
１５４” ＪＫプリッププロップの論理出力 １ ０ ０ ↑ 変化せず２０１↑低 ３１０↑高 ４ １ １ ↑ トグル（反転）上述の簡
単な回路は、比較器１４２又は１４６がサイクルタイム
のどの瞬時に正方向エツジを発生し得るか既知であると
きにバス１２０からの又はレジスタ１４４及び１４８か
らの情報をレジスタ１１２に異なるタイムスロットで送
出する場合に使用することができる。従って、他の瞬時
（インターフェアを生じない）においてはレジスタ１１
２をソフトウエア制御の下で書込んだり読取ったりする
ことができる。
１５４” ＪＫプリッププロップの論理出力 １ ０ ０ ↑ 変化せず２０１↑低 ３１０↑高 ４ １ １ ↑ トグル（反転）上述の簡
単な回路は、比較器１４２又は１４６がサイクルタイム
のどの瞬時に正方向エツジを発生し得るか既知であると
きにバス１２０からの又はレジスタ１４４及び１４８か
らの情報をレジスタ１１２に異なるタイムスロットで送
出する場合に使用することができる。従って、他の瞬時
（インターフェアを生じない）においてはレジスタ１１
２をソフトウエア制御の下で書込んだり読取ったりする
ことができる。
上述の第３図のプロセッサ１００の構成は一例にすぎず
、多くの変形が可能であると勿論である。
、多くの変形が可能であると勿論である。
第１図は本発明による（集積）データソース回路を含む
データソースシステムのブロック図、第２図は第１図に
示すデータソース回路の実施例の一部の構成図、 第３図はデータソースシステム用のプログラマブルプロ
セッサのブロック図、 第４図は第３図に示すプロセッサの一部の詳細回路図で
ある。 １・・・カウンタ ２・・・カウントパルス入力端子 ３ａ、 ３ｂ・・・比較装置 ３ａ・・・比較器３ｂ
・・・比較レジスタ ４・・・決定装置５・・・出力
ライン ６・・・比較器出力端子７・・・出力レジ
スタ 訃・・バス接続手段９・・・データライン １０・・・データソースシステム １１・・・データソース回路 ＰＦＩ、 ・ＦＦ４・・・フリップフロップ８１、、
、−、Ｂ４・・・ＡＮＤゲート１００・・・プログラマ
ブルプロセッサ１０２・・・演算装置 １０４・・
・アキユムレータ１０６・・・スタックポインタ １０８・・・データポインタ １１０・・・Ｂ−レジスタ １１２、１１４．１１６．１１８・・・入出力レジスタ
１１２ａ、 １１４ａ、 １１６ａ、 １１８ａ・・・
バッファ回路１２０・・・内部バス接続手段 １２２・・・プログラムメモリ １２４・・・プログラムカウンタ １２６・・・アドレスバス １２８・・・プログラムアドレスメモリ１３０・・・ア
ドレスレジスタ １３２・・・ランダムアクセスメモリ １３４・・・タイマ／制御装置 １３６・・・入出力端子 １４０・・・カウンタ１４
２、１４６・・・比較装置 １４４．１４８・・・決定
装置１５０・・・タイマレジスタ ４０・・・出力レジスタ１１２のフリップフロップ特許
出願人 エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン ！−一 ＣＮＪ〜ｔ Ｃコ
データソースシステムのブロック図、第２図は第１図に
示すデータソース回路の実施例の一部の構成図、 第３図はデータソースシステム用のプログラマブルプロ
セッサのブロック図、 第４図は第３図に示すプロセッサの一部の詳細回路図で
ある。 １・・・カウンタ ２・・・カウントパルス入力端子 ３ａ、 ３ｂ・・・比較装置 ３ａ・・・比較器３ｂ
・・・比較レジスタ ４・・・決定装置５・・・出力
ライン ６・・・比較器出力端子７・・・出力レジ
スタ 訃・・バス接続手段９・・・データライン １０・・・データソースシステム １１・・・データソース回路 ＰＦＩ、 ・ＦＦ４・・・フリップフロップ８１、、
、−、Ｂ４・・・ＡＮＤゲート１００・・・プログラマ
ブルプロセッサ１０２・・・演算装置 １０４・・
・アキユムレータ１０６・・・スタックポインタ １０８・・・データポインタ １１０・・・Ｂ−レジスタ １１２、１１４．１１６．１１８・・・入出力レジスタ
１１２ａ、 １１４ａ、 １１６ａ、 １１８ａ・・・
バッファ回路１２０・・・内部バス接続手段 １２２・・・プログラムメモリ １２４・・・プログラムカウンタ １２６・・・アドレスバス １２８・・・プログラムアドレスメモリ１３０・・・ア
ドレスレジスタ １３２・・・ランダムアクセスメモリ １３４・・・タイマ／制御装置 １３６・・・入出力端子 １４０・・・カウンタ１４
２、１４６・・・比較装置 １４４．１４８・・・決定
装置１５０・・・タイマレジスタ ４０・・・出力レジスタ１１２のフリップフロップ特許
出願人 エヌ・ベー・フィリップス・フルーイラン
ペンファブリケン ！−一 ＣＮＪ〜ｔ Ｃコ
Claims (1)
- 【特許請求の範囲】 １、カウンタと比較装置を含み、カウンタが比較装置に
ストアされているカウンタ位置に到達する際に制御信号
を比較装置の制御信号出力端子に発生するデータソース
回路を具えるデータソースシステムにおいて、最初に所
定の論理状態にセットされ、次いで前記制御信号の発生
に応答してその論理状態に応じて１個以上の出力ライン
上に信号を発生する少なくとも１個の決定装置を設けた
ことを特徴とするデータソースシステム。 ２、特許請求の範囲第１項に記載のデータソースシステ
ムにおいて、前記決定装置は複数個のフリップフロップ
と、同数の論理ゲートを含み、各フリップフロップの出
力端子を関連する論理ゲートの入力端子に接続し、各論
理ゲートの他方の入力端子を比較装置の出力端子に接続
し、これらゲートの出力により出力ラインを制御するよ
う構成してあることを特徴とするデータソースシステム
。 ３、特許請求の範囲第２項に記載のデータソースシステ
ムにおいて、前記論理ゲートはＡＮＤゲートであること
を特徴とするデータソースシステム。 ４、特許請求の範囲第１項に記載のデータソースシステ
ムにおいて、前記比較装置は比較レジスタと比較器から
成ることを特徴とするデータソースシステム。 ５、特許請求の範囲第１〜４項の何れかに記載のデータ
ソースシステムにおいて、前記出力ラインを出力レジス
タの入力端子に接続し、これら出力ライン上の信号によ
り出力レジスタの論理状態をセット、リセット又は反転
し得るように構成してあることを特徴とするデータソー
スシステム。 ６、特許請求の範囲第５項に記載のデータソースシステ
ムにおいて、前記出力レジスタは出力フリップフロップ
を含み、且つ該出力フリップフロップの状態の変化は１
−状態又は０−状態へのセット又はこの出力フリップフ
ロップの論理状態の反転であることを特徴とするデータ
ソースシステム。 ７、特許請求の範囲第５項に記載のデータソースシステ
ムにおいて、前記出力レジスタは出力フリップフロップ
を含み、前記決定装置は各出力フリップフロップにつき
２個のフリップフロップを含み、その組合せ入力論理状
態に応じて次の４つの出力論理状態、変化せず、１−状
態にセット、０−状態にリセット又は出力フリップフロ
ップの論理状態の反転；を生ずるようにしてあることを
特徴とするデータソースシステム。 ８、特許請求の範囲第１〜７項の何れかに記載のデータ
ソースシステムにおいて、少なくとも第２の比較装置と
該第２の比較装置により発生された制御信号により制御
される第２の決定装置とを具えていることを特徴とする
データソースシステム。 ９、特許請求の範囲第８項に記載のデータソースシステ
ムにおいて、前記少なくとも２個の決定装置は同一の出
力ラインを制御するようにしてあることを特徴とするデ
ータソースシステム。 １０、特許請求の範囲第８項に記載のデータソースシス
テムにおいて、前記２個の決定装置は１個の出力レジス
タを制御するようにしてあることを特徴とするデータソ
ースシステム。 １１、特許請求の範囲第１０項に記載のデータソースシ
ステムにおいて、前記出力レジスタは出力フリップフロ
ップを含み、各フリップフロップはセット入力端子及び
リセット入力端子を有し、第１の決定装置がそのセット
入力端子を制御し、第２の決定装置がそのリセット入力
端子を制御するようにしてあることを特徴とするデータ
ソースシステム。 １２、特許請求の範囲第５項に記載のデータソースシス
テムにおいて、前記出力レジスタはトグルフリップフロ
ップ回路を含み、そのトグル入力端子を決定装置の出力
ラインに接続してあることを特徴とするデータソースシ
ステム。 １３、演算装置と、プログラムメモリと、いくつかのレ
ジスタ及び入出力レジスタ形態の通信手段と、これらの
素子を互に及び環境に接続するバス接続手段とを含むデ
ジタル信号処理用プログラマブルプロセッサにおいて、
当該プロセッサは、カウンタと比較装置を含み、カウン
タが比較装置にストアされているカウンタ位置に到達す
る際に制御信号を比較装置の制御信号出力端子に発生す
るデータソース回路を具えていると共に、初めに所定の
論理状態にセットされ、次いで前記制御信号の発生に応
答してその論理状態に応じて１個以上の出力ライン上に
信号を発生する少なくとも１個の決定装置を設けてある
ことを特徴とするプログラマブルプロセッサ。 １５、特許請求の範囲第１４項に記載のプログラマブル
プロセッサにおいて、前記比較装置の入力端子と決定装
置の入力端子をバス接続手段に接続してあることを特徴
とするプログラマブルプロセッサ。 １６、特許請求の範囲第１５項に記載のプログラマブル
プロセッサにおいて、出力レジスタの入力端子を決定装
置の出力端子に直接接続してあることを特徴とするプロ
グラマブルプロセッサ。 １７、特許請求の範囲第１６項に記載のプログラマブル
プロセッサにおいて、前記出力レジスタはバス接続手段
に接続された別の入力端子を具えていることを特徴とす
るプログラマブルプロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8501202A NL8501202A (nl) | 1985-04-26 | 1985-04-26 | Teller-comparator-schakeling en microprocessor met multiple simultaan aan te sturen uitgangen. |
| NL8501202 | 1985-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250739A true JPS61250739A (ja) | 1986-11-07 |
| JPH0754466B2 JPH0754466B2 (ja) | 1995-06-07 |
Family
ID=19845892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096624A Expired - Lifetime JPH0754466B2 (ja) | 1985-04-26 | 1986-04-25 | デ−タソ−スシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4756013A (ja) |
| EP (1) | EP0199423A1 (ja) |
| JP (1) | JPH0754466B2 (ja) |
| KR (1) | KR940009379B1 (ja) |
| ES (1) | ES8800804A1 (ja) |
| NL (1) | NL8501202A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02110756A (ja) * | 1988-10-20 | 1990-04-23 | Nec Corp | 情報処理装置 |
| JPH02287658A (ja) * | 1989-04-27 | 1990-11-27 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
| JPH02287629A (ja) * | 1989-04-27 | 1990-11-27 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
Families Citing this family (9)
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| JPH077904B2 (ja) * | 1987-09-14 | 1995-01-30 | 三菱電機株式会社 | パルス発生回路 |
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-
1985
- 1985-04-26 NL NL8501202A patent/NL8501202A/nl not_active Application Discontinuation
-
1986
- 1986-04-23 ES ES554283A patent/ES8800804A1/es not_active Expired
- 1986-04-23 US US06/855,525 patent/US4756013A/en not_active Expired - Fee Related
- 1986-04-23 EP EP86200694A patent/EP0199423A1/en not_active Withdrawn
- 1986-04-25 JP JP61096624A patent/JPH0754466B2/ja not_active Expired - Lifetime
- 1986-04-25 KR KR1019860003197A patent/KR940009379B1/ko not_active IP Right Cessation
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| NL8501202A (nl) | 1986-11-17 |
| ES554283A0 (es) | 1987-11-16 |
| EP0199423A1 (en) | 1986-10-29 |
| KR860008505A (ko) | 1986-11-15 |
| JPH0754466B2 (ja) | 1995-06-07 |
| US4756013A (en) | 1988-07-05 |
| ES8800804A1 (es) | 1987-11-16 |
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